Ik doe uvm van jouw specifieke rtl

RTL VERIFICATION ENGINEER | SystemVerilog · UVM · Verilog · RISC-V · FPGA

Ben je op zoek naar een ervaren Verilog, SystemVerilog of UVM engineer om je RTL-ontwerp te verifiëren? Ik bied gestructureerde en betrouwbare RTL-verificatie en digitale ontwerpservices voor FPGA- en ASIC-projecten.

Ik specialiseer me in het ontwikkelen van SystemVerilog/UVM testbenches, het schrijven van testscenario's, het debuggen van simulatiefouten en het controleren van DUT-functionaliteit volgens specificaties.

WAT IK BIED:

UVM testbench ontwikkeling: Agent, Sequencer, Driver, Monitor, Scoreboard & Environment

Geleide en constrained-random testcases

Functionele coverage en coverage-analyse

SystemVerilog assertions en protocolcontrole

RTL-codering, debugging en testbench ontwikkeling

RISC-V processor verificatie

Protocolverificatie: AXI/AXI4-Lite, APB, AHB, UART, SPI & I2C

Simulatie en waveform debugging met QuestaSim

Bug-analyse, reproduceerbare testcases en verificatierapporten

Ik richt me op schone, herbruikbare en schaalbare verificatieomgevingen met praktische debugging en coverage-gedreven verificatie.

BERICHT ME VOORDAT JE BESTELT

Laten we je RTL betrouwbaar maken en klaar voor verificatie.