Ik maak een digitaal systeemontwerp en voer rtl-verificatie uit in systemverilog

Ben je op zoek naar een betrouwbare engineer om je digitale systemen te ontwerpen, verifiëren of debuggen? Je hebt de juiste persoon gevonden.

Ik ben afgestudeerd in Computer Engineering, met praktische ervaring in RTL-ontwerp, functionele verificatie en formele verificatie met behulp van industrystandaard tools.

Wat ik aanbied:

Functionele verificatie

• Testbench ontwikkeling met SystemVerilog
• Verificatie op basis van interface, clocking block en fork-join
• Coverage-gedreven verificatie: block, expressie, toggle en covergroups
• Simulatie met Cadence Xcelium en Questa

RTL / FPGA ontwerp

• HDL ontwerp en implementatie op Basys 3, Spartan 3A
• DSP en signaalverwerking op FPGA (audioverwerking, XADC, PWM)
• I2C, SPI en andere communicatieprotocolintegratie

Waarom met mij werken?

• Afgestudeerd op het gebied van verificatiemethodologie
• Ervaring met het vinden van ontwerp bugs in protocol-conforme modules
• Duidelijke communicatie en tijdige levering
• Technische ondersteuning achtergrond zorgt dat ik de behoeften van de klant precies begrijp

Stuur me een bericht voordat je een bestelling plaatst, zodat ik kan bevestigen dat ik de juiste persoon voor jouw project ben.