Ik doe FPGA-ontwerp en simulatie in verilog en vhdl met behulp van Vivado
FPGA ontwerp engineer, Verilog VHDL, embedded systemen, vermogenselektronica
Over deze dienst
Ben je op zoek naar schone, betrouwbare FPGA- en RTL-ontwerpen die meteen werken?
Ik ben een Electronics Engineer met meer dan 10 jaar praktische ervaring in FPGA en digitale ontwerpen. Ik help startups, R&D-teams, onderzoekers en studenten om vereisten en blokdiagrammen om te zetten in werkende, goed gedocumenteerde HDL.
Wat ik voor jou kan doen:
- RTL-ontwerp in Verilog en VHDL
- Testbenches, simulatie en verificatie (Vivado, Quartus, ModelSim)
- Digitale logica: FSMs, FIFOs, rekenblokken, protocollen (UART, SPI, I2C)
- DSP op FPGA: FIR/IIR-filters, pipelined datapaths, fixed-point ontwerp
- IP-integratie, timing/constraint fixes en het debuggen van bestaande code
Wat je krijgt: schone, commentaar gevulde, syntheseerbare code, simulatie waveforms en duidelijke documentatie zodat je precies weet hoe het werkt.
Elk project is maatwerk, dus stuur me een bericht met je vereisten voordat je bestelt zodat ik de scope, planning en het juiste pakket kan bevestigen.
Mijn portfolio
Veelgestelde vragen
Automatische vertaling
❓V1: Wat heb je nodig om te beginnen?
A: Stuur me gewoon je specificaties, blokdiagram of de module die je nodig hebt. Ik bevestig de scope voordat je bestelt.
❓V2: Lever je simulatie resultaten?
A: Ja, er zijn golfvormen en een zelfcontrole testbench inbegrepen.
❓V3: Verilog of VHDL?
A: Beide. Laat me weten wat jouw voorkeur is.
❓V4: Welke tools gebruik je?
A: Vivado, Quartus en ModelSim; ik kan targeten op Xilinx of Intel/Altera FPGAs.
❓V5: Repareer of debug je bestaande HDL?
A: Ja, stuur me eerst de bestanden.
V6: Kun je een IEEE-paper implementeren?
A: Ja, ik kan het implementeren en uitleggen. Opmerking: ik bied implementatie en tutoring, niet het schrijven van papers voor indiening.

