Ik implementeer en debug FPGA-ontwerpen in vhdl, sv of verilog

FPGA-programmering & RTL-ontwerp (VHDL / Verilog / SystemVerilog)

Als je hulp nodig hebt met FPGA-ontwikkeling, RTL-ontwerp, simulatie/verificatie, of bring-up/debug, ben je hier aan het juiste adres.

Ik ben een FPGA/RTL-ingenieur met ervaring in de industrie met het leveren van digitale hardware voor 5G NR (High/Low PHY) en RISC-V-gebaseerde accelerator RTL. Mijn werk omvat RTL-ontwerp, simulatie, STA/timingoptimalisatie, SoC/IP-integratie en systemen/board bring-up voor echte projecten

Diensten die ik aanbied

• RTL-ontwerp & implementatie (VHDL / Verilog / SystemVerilog)
• Testbench maken + RTL-simulatie (ModelSim / Cadence Xcelium)
• Debugging & functionaliteitsverificatie (waveforms, logs, checks)
• FPGA-prototyping & integratie met Xilinx Vivado (projectopzet, bitstream-ondersteuning)
• Timingoptimalisatie / STA-gedreven fixes

Documentatie & overdracht

• Net, commentaar RTL
• Simulatiescripts / resultaten
• Integratienotities (en constraints-gids wanneer nodig)

Neem contact met mij op voordat je een bestelling plaatst. Ik bekijk je wensen en stel het beste pakket/de scope voor (gratis consultatie).