Ik voer uvm simulatie uit met SystemVerilog voor complexe HDL-module of soc-ontwerp

Sommige informatie is automatisch vertaald.
Ahmed Egnr

Pakistan

Ik spreek Engels

Expert in embedded systemen

Professioneel in embedded hardware en firmware ontwerp met ervaring in ontwikkeling voor FPGA’s en microcontrollers. Projectleider en ontwerper, met focus op het implementeren van DSP-functies en uC/O...
Lees meer
Over deze dienst

UVM simulatie framework met SystemVerilog voor functionele en RTL-verificatie van jouw RTL-ontwerp. DUT kan in elke HDL-taal zijn, VHDL, Verilog of SV.

do uvm simulation using systemverilog for complex hdl module or soc design
Volledig scherm
do uvm simulation using systemverilog for complex hdl module or soc design

Platform:

FPGA

Sensoren:

Temperatuur

•

Versnellingsmeter

•

Ultrasoon

•

Microfoon

+6 meer

Expertise:

Firmware development

•

RTOS

•

Debuggen

•

SoC-optimalisatie

+5 meer

Mijn portfolio

Gerelateerde tags