Door categorieën bladeren
Ontdekken
Fiverr Pro
Nederlands
$
USD
Het lijkt erop dat deze dienst tijdelijk niet beschikbaar is
Ik ontwerp en debug verilog rtl modules
India
Ik spreek Kannada, Engels, Hindi
SoC verificatie, Verilog RTL, Digitale Ontwerp, VLSI Tutor
Hoi, ik ben Ankith D R, een afgestudeerde in Electronics and Communication Engineering met 8 maanden ervaring als SoC Verification Intern bij SION Semiconductors. Ik heb praktische ervaring in Verilog...
Over deze dienst
Ben je op zoek naar een betrouwbare Verilog RTL ontwerper of heb je hulp nodig met digitale elektronica?
Ik ben een Electronics and Communication Engineer met 8 maanden ervaring als SoC Verification Intern. Ik heb praktische ervaring in Verilog/SystemVerilog, RTL ontwerp, testbench ontwikkeling en waveform analyse.
Ik kan je helpen met:
- Verilog/SystemVerilog RTL ontwerp en debugging
- Testbench creatie en functionele verificatie
- Waveform analyse en simulatieondersteuning
- VLSI ontwerp- en verificatieprojecten
- Digitale elektronica opdrachten en probleemoplossing
Waarom voor mij kiezen?
- Ervaring met industry-level SoC verificatie
- Schoon, efficiënt en goed gedocumenteerde code
- Snelle levering met duidelijke communicatie
Tools:
- QuestaSim (Siemens EDA)
- Cadence Virtuoso
Opmerking: Stuur me een bericht voordat je een bestelling plaatst om je wensen te bespreken.
Veelgestelde vragen
Automatische vertaling
Welke informatie heeft u nodig om met de werkzaamheden te beginnen?
Gelieve de projectvereisten, specificaties (inputs/outputs), verwachte functionaliteit en eventuele referentiebestanden te verstrekken indien beschikbaar. Duidelijke vereisten helpen mij om nauwkeurige resultaten te leveren.
Bied je testbench en simulatie resultaten aan?
Ja, ik lever een volledige testbench inclusief simulatie resultaten en waveform analyse (indien nodig).
Welke tools gebruik je voor simulatie en ontwerp?
Ik gebruik industry-standard tools zoals QuestaSim (Siemens EDA) en Cadence Virtuoso voor ontwerp en simulatie.
Kun je helpen met debuggen van bestaande Verilog code?
Ja, ik kan fouten in je bestaande Verilog/SystemVerilog code debuggen en oplossen en de functionaliteit verbeteren.
Help je ook met academische projecten en opdrachten?
Ja, ik help studenten met VLSI projecten, digitale elektronica opdrachten en conceptuitleg.
Wat als ik na de bevalling wijzigingen wil aanbrengen?
Ik bied revisies op basis van het gekozen pakket. Kleine wijzigingen zijn inbegrepen, maar grote aanpassingen kunnen een aangepaste offerte vereisen.
Kun je dringende taken aan?
Ja, ik kan urgentie aan, afhankelijk van beschikbaarheid. Stuur me een bericht voordat je een bestelling plaatst.
Ondersteun je ook SystemVerilog en basis UVM?
Ja, ik heb ervaring met SystemVerilog en basis UVM concepten voor testbench ontwikkeling.
