Door categorieën bladeren
Ontdekken
Fiverr Pro
Nederlands
$
USD
Ik doe rtl verificatie, uvm testbench, functionele coverage voor asic en fpga
Vivado FPGA Design RTL Codering Debuggen
Hoi! Ik ben een RTL Design Engineer met meer dan 2 jaar ervaring in Verilog, SystemVerilog, SVA en FPGA-ontwikkeling met Vivado.
Ik ben gespecialiseerd in het schrijven van schone, geoptimaliseerde RT...
Over deze dienst
Ik bied hoogwaardige SystemVerilog en UVM-gebaseerde verificatiediensten voor digitale ontwerpen. Met meer dan 2 jaar praktische ervaring in hardware ontwerp en verificatie, richt ik me op het bouwen van betrouwbare en schaalbare testbenches om te zorgen dat jouw ontwerp onder alle omstandigheden correct werkt.
Mijn diensten omvatten het maken van UVM testbenches, schrijven van gerichte en constrained-random testcases, functionele coverage, assertions, het debuggen van simulatiefouten en het verbeteren van verificatie-afsluiting. Ik kan werken met industry-standard tools en open-source omgevingen, afhankelijk van jouw projectbehoeften.
Ik gebruik platforms zoals EDA Playground voor snelle prototyping en validatie, en ik kan ook verificatiestromen ondersteunen met tools zoals Vivado voor FPGA-gebaseerde ontwerpen. Mijn aanpak is praktisch en resultaatgericht, wat zorgt voor snellere debugging en efficiënte coverage.
Of je nu hulp nodig hebt bij het verifiëren van een module, problemen wilt debuggen of een volledige verificatie-omgeving vanaf nul wilt opbouwen, ik ondersteun je met duidelijke communicatie en tijdige levering.
Laten we jouw ontwerp robuust en verificatieklaar maken.
Platform:
FPGA
Expertise:
Debuggen
•
SoC-optimalisatie
•
Programmeren
Veelgestelde vragen
Automatische vertaling
Wat heb je van mij nodig om te beginnen?
Jouw RTL ontwerpbestanden, een korte beschrijving van wat de module doet, en indien beschikbaar, een protocol- of interface-specificatie. Als je alleen een globaal idee hebt, stuur me eerst een bericht en we kunnen de scope samen bepalen.
Kun je werken zonder betaalde EDA-tools?
Ja. Ik gebruik EDA Playground, dat volledig gratis en open source is. Je hoeft geen licentie te kopen of te verstrekken om met mij te werken.
Kun je UVM-verificatie doen voor FPGA-ontwerpen?
Ja. Ik ondersteun UVM-gebaseerde verificatiestromen met Vivado, zodat FPGA-ontwikkelaars dezelfde gestructureerde testbenchkwaliteit kunnen krijgen als bij ASIC-projecten.
Wat telt als een revisie?
Een revisie betekent het aanpassen of corrigeren van het geleverde werk op basis van de oorspronkelijke afgesproken scope. Het toevoegen van nieuwe modules, signalen of functies na levering wordt beschouwd als een nieuwe opdracht.
Ik ben student. Is deze dienst geschikt voor mij?
Ja. Ik help regelmatig studenten met cursusprojecten en afstudeerontwerpen. Stuur me een bericht met je opdrachtvereisten en ik stel het juiste pakket voor.
