Door categorieën bladeren
Ontdekken
Fiverr Pro
Nederlands
$
USD
Ik ontwerp en implementeer je fpga-project met vivado en vhdl
Social media en grafisch ontwerper
Ik maak professionele social media designs en marketing graphics voor bedrijven, merken en content creators.
Ik ben gespecialiseerd in Instagram posts, carrousel designs, promotionele graphics, advert...
Over deze dienst
Ben je op zoek naar een professionele FPGA-ontwikkelaar om je digitale hardware-project te ontwerpen, simuleren,
en implementeren met behulp van Xilinx Vivado?
Of je nu een enkele RTL-module, een volledige FSM-controller of een AXI4-Lite-perifeer voor Zynq-integratie nodig hebt, ik lever schone, geverifieerde VHDL- en Verilog-ontwerpen met volledige simulatie-resultaten en bitstream.
WAT IK LEVER
- RTL-ontwerp in VHDL of Verilog, schoon, gecommentarieerd, modulair
- Volledige testbench en waveform-simulatie in Vivado
- Synthese, place & route, timing-afsluiting
- Constraint-bestand (.xdc) + bitstream (.bit) voor jouw board
- UART, SPI, I2C, AXI4, AXI-Lite protocol-implementaties
- IP Integrator-blokontwerpen en Zynq PS-PL interfaces
VOOR WIE DIT IS
Studenten, onderzoekers, elektronica-ingenieurs en bedrijven die geverifieerde FPGA-logica professioneel en op tijd willen laten implementeren.
HOE TE BESTELLEN
Stuur me een bericht met je target board en wensen voordat je bestelt. Ik bevestig eerst de haalbaarheid, geen verrassingen.
Mijn portfolio
Veelgestelde vragen
Automatische vertaling
Welke informatie moet ik verstrekken voordat ik bestel?
Deel je target FPGA-board (bijvoorbeeld Basys3, Nexys4 DDR, Zynq), de functionaliteit die je nodig hebt, bestaande code of datasheets, en je deadline. Hoe meer details je geeft, hoe sneller ik kan beginnen.
Welke FPGA-boards en Vivado-versies ondersteund u?
Ik werk met alle Xilinx / AMD-boards die door Vivado worden ondersteund — Basys3, Nexys4 DDR, Arty A7, Zynq-7000, UltraScale+ en meer. Ik gebruik Vivado 2020.x tot 2024.x, afhankelijk van je boardvereisten.
Kan je verder werken aan mijn bestaande VHDL / Verilog-project?
Ja. Ik kan bestaande code oppakken, debuggen, uitbreiden met nieuwe modules of integreren in een groter Vivado-blokontwerp. Deel de projectbestanden en ik bekijk ze voordat ik de scope bevestig.
Zal ik de code die je levert kunnen begrijpen?
Elk bestand is duidelijk gecommentarieerd met uitleg over wat elke module doet, poortrichtingen, signaaldoel en belangrijke ontwerpkeuzes. Technische documentatie is altijd inbegrepen bij de standaard- en complete pakketten.
Wat als het ontwerp niet werkt op mijn fysieke FPGA-board?
Alle ontwerpen worden in Vivado-simulatie geverifieerd vóór levering. Als er een hardwareprobleem ontstaat door een fout van mijn kant, los ik dat op binnen het aantal revisies zonder extra kosten.
Kun je een geheimhoudingsovereenkomst ondertekenen voor vertrouwelijke projecten?
Ja. Ik onderteken graag een NDA voordat ik begin. Stuur me het document via Fiverr-berichten en ik bekijk en onderteken het binnen 24 uur.
