Ik ontwerp en programmeer fpga-systemen met vhdl, verilog en systemverilog

Ben je bezig met het bouwen van een high-performance digitaal systeem en heb je een senior FPGA engineer nodig die betrouwbare, goed gedocumenteerde RTL-ontwerpen levert? Je hebt de juiste expert gevonden.

Met diepgaande praktische ervaring in FPGA-ontwerp en HDL-programmering op platforms van Xilinx, Intel/Altera en Lattice, neem ik jouw specificatie snel en professioneel mee van concept tot een werkende, timing-gesloten implementatie.

Wat ik doe

•    RTL-ontwerp met VHDL, Verilog en SystemVerilog
•    Finite State Machines (FSM), pipeline-architecturen, DSP-blokken
•    Protocolimplementatie: SPI, I2C, UART, AXI4/AXI-Lite, PCIe, Ethernet
•    Synthese, place & route, en timing-closure (Vivado / Quartus)
•    IP-kernintegratie en ontwikkeling van aangepaste IP
•    Functionele simulatie en constrained-random verificatietestbenches
•    Clock domain crossing (CDC) analyse en veilige synchronisatie
•    Prestatieoptimalisatie: resourcegebruik, doorvoer, latency

Wat je ontvangt

•    Schone, commentaar gevende VHDL / Verilog / SystemVerilog bronbestanden
•    Synthese- en implementatieproject (Vivado of Quartus)
•    Simulatiegolven en testbench
•    Timingrapporten en samenvatting van resourcegebruik
•    Volledige documentatie: overzicht van de architectuur