Ik ontwerp aangepaste fpga en rtl projecten met verilog en systemverilog op vivado

Sommige informatie is automatisch vertaald.
Deeuh

Pakistan

Ik spreek Urdu, Engels

24 bestellingen voltooid

ingenieur

Hallo, welkom op mijn profiel. Ik ben elektrotechnisch ingenieur met vier jaar ervaring in freelance diensten. Mijn expertise ligt op het gebied van VLSI-ontwerpen, computerarchitectuur en technologie...
Lees meer

Niveau 1

Voldoet aan bepaalde prestatiecriteria en toont een sterke potentie op de marktplaats.

Over deze dienst

Hoi!

FPGA Design Engineer | Verilog / SystemVerilog | RTL | Xilinx Vivado

Ik ben een FPGA Design Engineer met uitgebreide praktische ervaring in RTL, Verilog/SystemVerilog en Xilinx Vivado.

Mijn ervaring omvat aangepaste processors, RISC-V architecturen, communicatieprotocollen en complexe FPGA-gebaseerde systemen. Ik richt me op een schone methodologie, modulaire architectuur en betrouwbare implementatie van concept tot verificatie.

Wat ik voor jou kan doen

  • Aangepaste FPGA en RTL met Verilog / SystemVerilog
  • RTL codering, debugging en functionele verificatie
  • Testbench ontwikkeling en simulatie met Vivado en ModelSim
  • FPGA synthese, implementatie, timing analyse en timing afsluiting
  • Constraint bestand ontwikkeling (XDC / UCF) en board bring-up

FPGA families: Xilinx Artix, Spartan, Zynq en Virtex

Tools: Xilinx Vivado, ModelSim, Quartus en Proteus

  • Ik lever schone RTL-code, goede verificatie, duidelijke documentatie en praktische oplossingen die klaar zijn voor implementatie op hardware.


Lees meer
design custom fpga and rtl projects using verilog systemverilog on vivado
Volledig scherm
design custom fpga and rtl projects using verilog systemverilog on vivado

Mijn portfolio

Gerelateerde tags