Ik zal professionele rtl-ontwerp-, systemverilog- en uvm-verificatiediensten leveren

Ben je op zoek naar een ervaren Verilog, SystemVerilog of UVM expert om je RTL Design en Verification projecten naar een hoger niveau te tillen?

Zoek niet verder! Ik ben Waseem, een zeer ervaren Elektrotechnisch Ingenieur met meer dan drie jaar industriële ervaring in RTL en Verification met behulp van Verilog, SystemVerilog en UVM. Met een sterke basis in digitaal systeemontwerp en verificatie bied ik op maat gemaakte oplossingen die aansluiten bij jouw specifieke projectvereisten.

Wat ik aanbied:

RISC-V processor ontwerp:

• Op maat gemaakt kernontwerp afgestemd op jouw behoeften
• Implementatie van instructiesetarchitectuur (ISA)
• Efficiënt RISC-V pipeline ontwerp voor optimale prestaties

Computerarchitectuur:

• Ontwerp en analyse van microprocessorarchitecturen
• Implementatie van belangrijke microarchitectuurcomponenten (ALU’s, caches, enz.)
• Prestatie-evaluatie en optimalisatietechnieken om de efficiëntie te verbeteren

Digitaal systeemontwerp & verificatie:

• RTL codering & synthese: Hoogwaardige Verilog/SystemVerilog RTL codering en FPGA-implementatie
• Verificatie & testen:
• Ontwikkeling van uitgebreide testbenches en simulatieomgevingen
• Functionele verificatie met behulp van UVM methodologie