Ik ontwerp, simuleer en debug verilog fpga rtl modules

Sommige informatie is automatisch vertaald.
Esha

Zuid-Korea

Ik spreek Urdu, Engels

FPGA, Verilog, MATLAB en Python Engineer

Ik ben een engineering onderzoeker en ontwikkelaar die gespecialiseerd is in FPGA-ontwerp, Verilog/SystemVerilog, MATLAB, Python en engineering simulaties. Ik werk met RTL-ontwerp, testbenches, functi...
Lees meer
Over deze dienst

Heb je hulp nodig met Verilog, SystemVerilog, FPGA of RTL ontwerp? Ik bied betrouwbare FPGA-ontwikkeling, simulatie, debugging en verificatiediensten voor engineering- en onderzoeksprojecten.

Mijn diensten omvatten:

Verilog/SystemVerilog RTL ontwerp

FPGA module ontwikkeling

Testbench ontwikkeling

Functionele simulatie en waveform-analyse

RTL debugging en code-optimalisatie

FSM en digitaal logica ontwerp

Xilinx Vivado simulatie en synthese ondersteuning

Tijd- en resource-rapportanalyse

Technische documentatie

Ik kan werken aan individuele RTL modules of multi-module FPGA ontwerpen en lever schone, goed gestructureerde broncode met simulatie-resultaten volgens het gekozen pakket.

Tools & Technologieën:

Verilog, SystemVerilog, FPGA, RTL, Xilinx Vivado, digitaal ontwerp, Python en MATLAB voor ondersteunende analyse indien nodig.

Neem contact met mij op voordat je een complex of maatwerk FPGA-project bestelt. Stuur je specificaties, doel-FPGA/apparaat, vereiste functionaliteit, tool/version en verwachte opleveringen zodat ik het juiste pakket kan aanbevelen.

Ik bied engineering ontwikkeling, debugging, advies en educatieve ondersteuning. Ik voltooi geen academisch werk dat beoordeeld moet worden namens studenten.

Lees meer
design, simulate and debug verilog fpga rtl modules
Volledig scherm
design, simulate and debug verilog fpga rtl modules

Platform:

FPGA

Expertise:

Debuggen

•

testing

•

Programmeren

Gerelateerde tags