Door categorieën bladeren
Ontdekken
Fiverr Pro
Nederlands
$
USD
Ik ontwerp verilog en systemverilog rtl fpga modules
Hoi, ik ben Fahad Ahmad, een Electrical Engineer met expertise in Verilog coding, MATLAB/Python naar Verilog conversie en FPGA implementatie. Ik lever nauwkeurige en hoogwaardige digitale ontwerpoplos...
Over deze dienst
Heb je schone, syntheseerbare Verilog/SystemVerilog RTL nodig die echt in hardware werkt, niet alleen simuleert?
Ik ben een Electrical Engineer gespecialiseerd in Digital IC Design, momenteel training in geavanceerde ASIC/RTL ontwerp flows. Ik heb een volledige RISC-V SoC (5-stage pipelined RV32I core met branch prediction) ontworpen en gevalideerd op een Xilinx Artix-7 FPGA, met volledige timing closure en geen setup/hold violations op ongeveer 76.000 endpoints.
WAT IK BOUW:
FSMs, tellers, MUXes, ALUs
UART, SPI, I2C interfaces
FIFOs, geheugencontrollers, arbiters
Pipelined datapaths & control units
CDC-veilige ontwerpen
Aangepaste logica volgens jouw specificaties
WAT JIJ KRIJGT:
Schone, commentaar gevulde, syntheseerbare RTL
Simulatie waveforms die correctheid bewijzen
Bestanden klaar voor Vivado, ISE, ModelSim, Quartus
Duidelijke uitleg van het ontwerp
TOOLS: Xilinx Vivado, Xilinx ISE, ModelSim, Intel Quartus Prime
Van een enkele module tot een volledige datapath/controller, ik ontwerp het correct, syntheseerbaar en leesbaar.
Stuur je specificaties voorafgaand aan de bestelling zodat ik de scope en planning kan bevestigen.
Platform:
FPGA
Veelgestelde vragen
Automatische vertaling
Bied je een testbench aan met het Basic pakket?
Het Basic pakket bevat screenshots van simulatie waveforms om functionaliteit te bewijzen, maar een formeel testbench bestand is inbegrepen vanaf het Standard pakket. Laat me weten of je een testbench wilt toevoegen aan Basic als een custom aanbieding.
Welke hulpmiddelen gebruik je?
Xilinx Vivado, Xilinx ISE, ModelSim en Intel Quartus Prime. Ik lever bestanden die compatibel zijn met het tool dat jij gebruikt, laat het me van tevoren weten.
Kun je targeten op een specifiek FPGA board (Artix-7, Nexys A7, etc.)?
Ja. Ik heb direct gewerkt met Xilinx Artix-7 en Nexys A7 boards. Als je board-specifieke constraints (XDC/UCF bestanden) of bitstream generatie nodig hebt, voeg dan de Vivado synthesis extra toe of stuur me eerst een bericht.
Ik heb alleen een ruwe schets, geen volledige specificatie, kan je nog steeds helpen?
Ja, stuur me een bericht voorafgaand aan de bestelling. Ik help je je idee om te zetten in een duidelijke module specificatie zodat we op dezelfde lijn zitten voordat het werk begint.
Doe je ook SystemVerilog verificatie (UVM, constrained-random)?
Ja, dat is een aparte dienst op mijn profiel gericht op verificatie/UVM — bekijk mijn gig lijst. Deze gig is voor RTL ontwerp; de verificatie gig is voor testbenches en coverage-driven verificatie.
Wat als mijn ontwerp na synthese niet aan timing voldoet?
Als je het Premium pakket of de synthesis add-on bestelt, zal ik het ontwerp aanpassen om timing violations binnen de scope van de revisie te helpen oplossen.
