Ik ontwerp, debug en optimaliseer riscv digitale systemen met SystemVerilog en C

Ik ben een Digital Design Engineer met meer dan 2 jaar ervaring in digitale systemen en computerarchitectuur binnen de halfgeleiderindustrie.

Ik bied RISCV RTL-ontwikkeling, verificatie en debugging diensten aan met SystemVerilog en Verilog, afgestemd op industry-standard hardware ontwikkelings- en verificatieprocessen. Mijn werk benadrukt schone, syntheseerbare RTL, functionele nauwkeurigheid en verificatiegedreven implementatie.

Ik heb praktische ervaring met single-cycle en pipelined processors, inclusief 16-bit en 32-bit RISC-architecturen, samen met UART en AMBA AXI interfaces, gebruikmakend van Vivado-gebaseerde workflows.

Wat ik kan doen

RTL-ontwikkeling

• SystemVerilog / Verilog RTL-implementatie
• Modulaire en syntheseerbare codeerstijl
• Datapath en besturingslogica implementatie
• Processor microarchitectuur werk

Verificatie & debugging

• Verificatie testplanning
• Directed testbench implementatie
• RTL-debugging en waveform-analyse
• Functionele validatie en probleemisolatie

Protocollen & interfaces

• UART-implementatie en validatie
• AMBA AXI protocol handling

Neem gerust contact met mij op voor een gesprek voordat je een bestelling plaatst.