Ik doe verilog vhdl implementatie op fpga soc

Ben je op zoek naar een professionele FPGA/ASIC engineer voor Verilog, SystemVerilog, RTL ontwerp, FPGA ontwikkeling of digitale logica projecten?

Ik ben een senior ASIC engineer met meer dan 6 jaar ervaring in FPGA en ASIC ontwerp, RTL ontwikkeling, SoC integratie, STA, timing closure, CDC/RDC, SDC en verificatie. Ik heb ervaring met Vivado, Quartus, Xilinx ISE en heb meer dan 500 projecten van industrieel niveau afgerond.

Diensten:

1. Verilog/SystemVerilog RTL ontwerp
2. FPGA ontwikkeling (Vivado/Quartus)
3. ASIC RTL & IP ontwerp
4. Testbench & verificatie
5. FSM ontwerp
6. UART, SPI, I2C, AXI, AHB, APB
7. Synthese & timing constraints
8. STA, CDC/RDC ondersteuning
9. Tcl/Python automatisering

Projectervaring:

1. Stopwatch, klok, timer
2. Lift, wasmachine, vending machine
3. UART, SPI, I2C
4. AES encryptie engine
5. RISC-V & MIPS processoren
6. FIFO
7. SRAM/Flash interfaces
8. DSP & signaalverwerking ontwerpen

Waarom voor mij kiezen?

1. Meer dan 500 succesvolle projecten
2. Testbench
3. Hardware demo
4. Schoon & syntheseerbaar RTL
5. Snelle levering
6. Gedetailleerde documentatie
7. Ondersteuning na levering

Neem contact met mij op voordat je een bestelling plaatst om je wensen te bespreken.