Door categorieën bladeren
Ontdekken
Fiverr Pro
Nederlands
$
USD
Ik ontwikkel fpga hls ontwerpen met c cpp en vitis hls
FPGA en AI ontwikkelaar met 8 jaar ervaring in Verilog VHDL HLS
Ik ben een FPGA & Digitale Hardware Engineer met meer dan 8 jaar praktische ervaring in RTL ontwerp, debugging, verificatie, optimalisatie en hardware versnelling.
Ik werk met Verilog, VHDL, SystemVe...
Niveau 1
Voldoet aan bepaalde prestatiecriteria en toont een sterke potentie op de marktplaats.
Over deze dienst
Wil je je C/C++ algoritme versnellen op een FPGA?
Ik ontwikkel en optimaliseer FPGA HLS ontwerpen met C/C++ en Vitis HLS, waarbij ik je algoritme omzet in efficiënte, syntheseerbare hardware.
Ik kan helpen met:
- C/C++ naar FPGA HLS ontwikkeling
- Vitis HLS projectcreatie
- HLS IP ontwikkeling
- C simulatie & C/RTL co-simulatie
- AXI interfaces en hardware-integratie
- Loop pipelining & unrolling
- Dataflow optimalisatie
- Latency en resource optimalisatie
- DSP en signaalverwerkingsalgoritmes
- Beeld/data-verwerkingsaccelerators
- HLS debugging en syntheseproblemen
- Zynq/ZynqMP FPGA versnelling
Mijn doel is niet simpelweg dat je HLS code syntheseerbaar wordt. Ik richt me op het creëren van betrouwbare, efficiënte hardware met een praktische balans tussen prestaties, latency en FPGA resources.
Tools: Vitis HLS, Vivado, C/C++, Verilog/VHDL en FPGA ontwikkelworkflows.
Heb je een algoritme of bestaande C/C++ code die je wilt versnellen? Stuur me de details voordat je bestelt, zodat ik het juiste pakket kan aanbevelen.
Mijn portfolio
Andere Elektrotechniek diensten die ik aanbied
Veelgestelde vragen
Automatische vertaling
Q1. Wat is HLS?
High-Level Synthesis (HLS) zet algoritmes geschreven in talen zoals C/C++ om in syntheseerbare hardware die geschikt is voor FPGA-implementatie.
Q2. Werk je met Vitis HLS?
Ja. Ik kan HLS ontwerpen ontwikkelen, simuleren, syntheseer en optimaliseren met Vitis HLS.
Q3. Kun je mijn bestaande C/C++ code omzetten naar FPGA hardware?
Ja. Ik kan je bestaande C/C++ algoritme analyseren en aanpassen voor HLS, rekening houdend met synthese, latency, throughput en FPGA resources.
Q4. Kun je een bestaand HLS ontwerp optimaliseren?
Ja. Ik kan werken aan pipeline, loop unrolling, dataflow, geheugen toegang en interface optimalisatie om prestaties en/of resourcegebruik te verbeteren.
Q5. Kun je AXI interfaces maken?
Ja. Ik kan HLS IP ontwikkelen met geschikte AXI-gebaseerde interfaces, afhankelijk van je systeemarchitectuur en wensen.
Q6. Kan ik de HLS IP integreren in Vivado?
Ja. Integratie in een Vivado FPGA project kan worden inbegrepen, afhankelijk van het pakket en de complexiteit van het project.
Q7. Ondersteun je Zynq en ZynqMP?
Ja. Ik kan werken met Zynq/ZynqMP-gebaseerde FPGA versnelling workflows, inclusief HLS IP en hardware-integratie.
Q8. Kun je werken met DSP of beeldverwerkingsalgoritmes?
Ja. HLS is bijzonder nuttig voor veel DSP, signaalverwerking, beeldverwerking en data-verwerkingsapplicaties.
Q9. Lever je de broncode aan?
Ja. De afgesproken opleveringen kunnen de C/C++ HLS broncode, Vitis HLS project en gegenereerde IP/RTL bestanden omvatten, indien van toepassing.
Q10. Moet ik contact met je opnemen voordat ik bestel?
Voor alles behalve een kleine standalone HLS module, ja. Stuur je algoritme, doel FPGA, bestaande code en prestatie-eisen zodat ik het juiste pakket kan aanbevelen.
