Door categorieën bladeren
Ontdekken
Fiverr Pro
Nederlands
$
USD
Ik ontwerp verilog of vhdl rtl met testbench en simulatie
FPGA en AI ontwikkelaar met 8 jaar ervaring in Verilog VHDL HLS
Ik ben een FPGA & Digitale Hardware Engineer met meer dan 8 jaar praktische ervaring in RTL ontwerp, debugging, verificatie, optimalisatie en hardware versnelling.
Ik werk met Verilog, VHDL, SystemVe...
Niveau 1
Voldoet aan bepaalde prestatiecriteria en toont een sterke potentie op de marktplaats.
Over deze dienst
Wil je je Verilog of VHDL RTL verifiëren voordat je het op hardware zet?
Ik ontwerp een nette, gestructureerde testbench en simuleer je RTL om functionaliteit te controleren, bugs op te sporen en je vertrouwen te geven voordat je het syntheseert of op FPGA implementeert.
Ik kan helpen met:
- Verilog / VHDL RTL verificatie
- Testbench ontwikkeling
- Functionele simulatie
- FSM, FIFO, teller & datapad verificatie
- Interface- en protocoltesten
- Klok- en resetgedrag
- Waveform analyse
- Corner-case testing
- Simulatie debugging
- Regression-achtige testscenario's
Tools: Vivado Simulator, ModelSim, Questa en andere compatibele HDL-simulatiesoftware.
Je ontvangt de gevraagde testbench / bronbestanden, simulatie resultaten en duidelijke feedback over de gevonden issues tijdens verificatie.
Heb je een bestaand RTL-ontwerp dat niet goed functioneert? Ik kan ook de simulatie analyseren en helpen de oorzaak te achterhalen.
Voor complexe ontwerpen, multi-module projecten of specifieke verificatie-eisen, stuur me eerst een bericht voordat je bestelt, zodat ik de scope kan bekijken en een op maat gemaakte aanbieding kan doen.
Mijn portfolio
Andere Elektrotechniek diensten die ik aanbied
Veelgestelde vragen
Automatische vertaling
Welke HDL talen ondersteun je?
Ik ondersteun Verilog en VHDL RTL. Ik kan ook werken met SystemVerilog-gebaseerde verificatie wanneer dat nodig is voor het project.
Q: Kan je een testbench maken voor mijn bestaande RTL?
A: Ja. Stuur me je RTL en wensen, en ik maak een gestructureerde testbench met passend stimulus en simulatiecontroles.
Q: Kan je FSMs, FIFOs, tellers en datapads verifiëren?
A: Ja. Ik kan veelvoorkomende RTL-structuren verifiëren, waaronder FSMs, FIFOs, tellers, timers, datapads, registers, geheugeninterfaces en aangepaste logica.
Q: Welke simulatie tools gebruik je?
A: Ik werk met compatibele HDL-simulatieomgevingen zoals Vivado Simulator, ModelSim en Questa, afhankelijk van de wensen van je project.
Q: Kan je mijn bestaande simulatie waveform analyseren?
A: Ja. Je kunt je waveform, simulatie-uitvoer, RTL en testbench aanleveren, en ik kan het gedrag analyseren en helpen bij het identificeren van functionele problemen.
Q: Lever je de broncode van de testbench aan?
A: Ja. Het pakket kan de testbench-/bronbestanden bevatten, samen met simulatie-resultaten en verificatiebevindingen.
Q: Kan je corner cases testen?
A: Ja. Standaard- en Premium-pakketten kunnen extra testscenario's en corner-case tests bevatten die geschikt zijn voor de RTL-functionaliteit.
Q: Kan je een multi-module FPGA-ontwerp verifiëren?
A: Ja, maar grotere ontwerpen vereisen een scope-evaluatie omdat verificatie-inspanningen sterk afhangen van het aantal modules, interfaces, complexiteit en benodigde coverage. Neem eerst contact met me op voor een aangepaste offerte.
Q: Kan je bugs die tijdens verificatie worden gevonden repareren?
A: Ja. Ik kan RTL-problemen identificeren en oplossen wanneer debugging binnen de afgesproken scope van het project valt. Grotere debugging-taken kunnen via mijn speciale FPGA Debugging Gig of een aangepaste offerte worden afgehandeld.
Q: Kan je RTL verifiëren voordat je FPGA-implementatie doet?
A: Absoluut. RTL-simulatie en verificatie kunnen helpen om functionele problemen te identificeren voordat je gaat syntheseren, implementeren en hardware testen.
