Ik voer rtl-verificatie en uvm testbench ontwikkeling uit voor fpga en asic

Sommige informatie is automatisch vertaald.
Haseeb U

Pakistan

Ik spreek Urdu, Engels
🔧 Ik ben Haseeb, een hardware ontwerpingenieur met expertise in RTL-ontwerp, VHDL, SystemVerilog, FPGA-ontwikkeling en RISC-V architectuur. Ik werk met Xilinx, Intel en Lattice FPGAs met tools zoals ...
Lees meer
Over deze dienst

RTL VERIFICATIE ENGINEER | UVM · SystemVerilog · FPGA · ASIC


Is jouw RTL goedgekeurd door lint maar faalt in silicon? Bugs die laat worden gevonden kosten 10× meer. Ik vind ze al op het testbench niveau vóór tapeout.


Ik ben een professionele Verification Engineer die zich specialiseert in functionele verificatie van FPGA en ASIC ontwerpen met SystemVerilog en UVM. Ik bouw verificatieomgevingen die echte bugs vinden, echte coverage sluiten en je vertrouwen geven dat jouw RTL correct is.


WAT IK lever


UVM testbench ontwikkeling (agent, sequencer, driver, monitor, scoreboard)

Geleide & constrained-random testplanning

SVA assertions protocol checkers, property specs

Coverage-gedreven verificatie (functioneel + code coverage)

Protocol verificatie: UART, SPI, I2C, AXI4, APB, AHB

Verification IP (VIP) integratie

Simulatie & waveform debug (ModelSim, QuestaSim, VCS, Xcelium)

Bug rapporten met reproduceerbare testcases


MIJN BERICHT VOOR JE BESTELT

Deel je RTL, protocol specificatie en coverage doelen, ik bevestig de scope en planning.


Laten we het meteen goed verificeren.

Lees meer
do rtl verification and uvm testbench development for fpga and asic
Volledig scherm
do rtl verification and uvm testbench development for fpga and asic
Volledig scherm
Volledig scherm
do rtl verification and uvm testbench development for fpga and asicdo rtl verification and uvm testbench development for fpga and asicdo rtl verification and uvm testbench development for fpga and asic

Platform:

FPGA

Expertise:

Firmware development

•

Debuggen

•

SoC-optimalisatie

+4 meer

Gerelateerde tags