Door categorieën bladeren
Ontdekken
Fiverr Pro
Nederlands
$
USD
Ik voer rtl-verificatie en uvm testbench ontwikkeling uit voor fpga en asic
Over deze dienst
RTL VERIFICATIE ENGINEER | UVM · SystemVerilog · FPGA · ASIC
Is jouw RTL goedgekeurd door lint maar faalt in silicon? Bugs die laat worden gevonden kosten 10× meer. Ik vind ze al op het testbench niveau vóór tapeout.
Ik ben een professionele Verification Engineer die zich specialiseert in functionele verificatie van FPGA en ASIC ontwerpen met SystemVerilog en UVM. Ik bouw verificatieomgevingen die echte bugs vinden, echte coverage sluiten en je vertrouwen geven dat jouw RTL correct is.
WAT IK lever
UVM testbench ontwikkeling (agent, sequencer, driver, monitor, scoreboard)
Geleide & constrained-random testplanning
SVA assertions protocol checkers, property specs
Coverage-gedreven verificatie (functioneel + code coverage)
Protocol verificatie: UART, SPI, I2C, AXI4, APB, AHB
Verification IP (VIP) integratie
Simulatie & waveform debug (ModelSim, QuestaSim, VCS, Xcelium)
Bug rapporten met reproduceerbare testcases
MIJN BERICHT VOOR JE BESTELT
Deel je RTL, protocol specificatie en coverage doelen, ik bevestig de scope en planning.
Laten we het meteen goed verificeren.
Platform:
FPGA
Andere Elektrotechniek diensten die ik aanbied
Veelgestelde vragen
Automatische vertaling
Schrijf je complete UVM omgevingen of alleen standalone testbenches?
Beide. Het basispakket bevat een geleide SystemVerilog testbench. Standaard- en Premium-pakketten leveren een volledige gelaagde UVM omgeving — UVM agent (sequencer, driver, monitor), scoreboard, referentiemodel en herbruikbare testsequenties. De omgeving is zo gestructureerd dat jouw team deze na levering kan uitbreiden.
Welke simulators ondersteun je?
Ik werk met ModelSim, QuestaSim, Synopsys VCS. Vertel me welke simulator jouw team gebruikt en ik zorg dat de testbench correct compileert en draait in die omgeving — inclusief de juiste compilatieflags en scriptflow.
Kun je aangepaste of propriëtaire protocollen verifiëren buiten UART/SPI/I2C/AXI?
Ja. Ik kan een protocol-specifieke UVM agent bouwen voor elk aangepast interface, op basis van een specificatiedocument of waveform beschrijving. Voor standaard protocollen (AXI4, AXI4-Lite, AXI4-Stream, APB, AHB, AMBA) kan ik bestaande VIP inzetten of configureren, of een lichte aangepaste agent bouwen afhankelijk van je budget.
Ik heb een mislukte simulatie maar geen idee waar de bug zit. Kun je debuggen?
Absoluut. Deel je RTL, testbench, simulator log en eventuele mislukte waveform dumps (.vcd/.fsdb). Ik achterhaal de oorzaak van de fout, bepaal of het een RTL bug, testbench probleem of timing/interface mismatch is, en lever een duidelijk bugrapport met een fix- of codecorrectie.
