Ik bied digitale ontwerp- en verificatiediensten aan met ongeveer 6 jaar ervaring

Heb meer dan 6 jaar professionele ervaring in digitale logica, systeemontwerp en verificatie. Ik heb sterke expertise in Verilog, SystemVerilog, UVM en Python talen en heb veel projecten gedaan, zowel professioneel als privé, in deze talen. Enkele belangrijke projecten staan hieronder:

- Verificatie plannen van complexe digitale ontwerpblokken door volledig begrip van de ontwerpspecificaties en interactie met RTL-ingenieurs om belangrijke verificatiescenario's te identificeren

- Opstellen en uitvoeren van testplannen voor verificatie

- Architecturale/microarchitecturale verificatie van RISCV Debug Module-implementatie op eigen ISS en op high-end server core RTL

- Begrip van architectuurspecificaties, schrijven van gerichte C- en Assembly-tests voor functionele verificatie en

coverage (code + functioneel) afsluiting

- Uitvoeren van regressies en debuggen van trace-fouten in 22 high-end cores

- Ontwikkelen van post-sim en automatiseringsscripts in Python, Ruby en Bash

- Samenwerken met het partnerteam van onze klant in San Mateo, CA, USA, wat wekelijks vergaderingen omvatte

- Ervaring met Mentor Graphics tools zoals QuestaSim en visualizer

- SweRV Core (door Western Digital) verificatie