Ik spoor je verilog code voor fpga ontwerp en projecten op

Sommige informatie is automatisch vertaald.
Arpit

India

Ik spreek Kannada, Hindi, Engels, Marathi

FPGA ASIC Ontwerp Engineer

Bedankt dat je mijn profiel bezoekt. Mijn naam is Arpit, een toegewijde Electronics en Firmware Engineer die zich specialiseert in ASIC/FPGA. Ik creëer innovatieve en hoogwaardige oplossingen voor de ...
Lees meer
Over deze dienst

Heb je moeite met Verilog of System Verilog code die niet compileert, simuleert of niet gedraagt zoals verwacht? Ik ben hier om te helpen!

Ik ben een FPGA/ASIC engineer die in de industrie werkt. Ik heb praktische ervaring in:

  • Simulatietools zoals ModelSim, Vivado, Xilinx, Synopsys VCS, Verdi
  • Foutopsporing, FSMs (Moore/Mealy), tellers,
  • Foutopsporing van Structurele, Dataflow en Gedragsmodellen.
  • Debugging van Spartan-3E FPGA en andere FPGA-modellen.

Of je nu een student bent die vastzit op een opdracht of een ontwikkelaar die Verilog HDL code debugt, ik help je je Verilog op te schonen, geldige comments toe te voegen en uit te leggen met de Root Cause Analysis.


Opmerking:

De bovenstaande 3 pakketten zijn gebaseerd op algemene klantbehoeften. Neem contact met me op om specifieke wensen te bespreken.

Prijzen kunnen variëren afhankelijk van de debugging vereisten.

Voorkeur voor debuggen is via edaplayground.com

Ook chat-only communicatie mogelijk

Verzendtijd van 1 dag kan variëren afhankelijk van de eisen.

Locatie: Bangalore

Lees meer
debug your verilog code for fpga design and projects
Volledig scherm
debug your verilog code for fpga design and projects
Volledig scherm
Volledig scherm
Bekijk presentatie
debug your verilog code for fpga design and projectsdebug your verilog code for fpga design and projectsdebug your verilog code for fpga design and projectsdebug your verilog code for fpga design and projects

Platform:

FPGA

Expertise:

Debuggen

Mijn portfolio

Gerelateerde tags