Door categorieën bladeren
Ontdekken
Fiverr Pro
Nederlands
$
USD
Ik maak asic design rtl verificatie en fysieke design
FPGA RTL ontwerp engineer Verilog SystemVerilog UVM RISC V
Hoi! Ik ben Jamshaid Abbas, een gepassioneerde en detailgerichte Electrical Engineer met praktische ervaring in:
✅ Circuitontwerp & simulatie (Proteus, Multisim, PSpice, MATLAB)
✅ RISC-V processor ont...
Over deze dienst
<p Ben je op zoek naar professionele ASIC-ontwerp, RTL-verificatie of fysieke ontwerp ondersteuning?
Ik ben een Elektrotechnisch ingenieur met praktische ervaring in digitaal IC-ontwerp, SystemVerilog/UVM-verificatie en RTL-naar-GDSII ontwerp flows.
Mijn diensten omvatten:
- Specificaties naar syntheseerbare Verilog/SystemVerilog RTL
- RTL-ontwikkeling, debugging en optimalisatie
- Simple directed en self-checking testbenches
- UVM testbench ontwikkeling, agents, sequences, drivers, monitors en scoreboards
- SystemVerilog Assertions (SVA) en coverage analyse
- Functionele simulatie en regressietests
- Logica synthese, timing- en gebiedsanalyse
- Fysiek ontwerp: floorplanning, plaatsing, CTS, routing en implementatierapporten
Tools:
Cadence Xcelium, Genus, Innovus en geschikte open-source flows met Yosys, OpenROAD, Verilator of Icarus Verilog.
Leveringen: RTL/testbench bestanden, scripts, simulatie resultaten, verificatierapporten en toepasselijke fysieke ontwerp outputs.
Werk dat afhankelijk is van commerciële tools en PDK vereist de juiste gelicentieerde toegang.
Neem contact met mij op met je specificaties voordat je een bestelling plaatst.
Mijn portfolio
Veelgestelde vragen
Automatische vertaling
Kun je zowel eenvoudige als UVM-gebaseerde testbenches ontwikkelen?
Ja. Ik kan gerichte, zelfcontroleerde SystemVerilog testbenches en gestructureerde UVM-verificatieomgevingen ontwikkelen, afhankelijk van de complexiteit van het ontwerp.
Kun je Cadence en open-source tools gebruiken?
Ja, de implementatiemethode kan gebruik maken van Cadence Xcelium, Genus, Innovus of geschikte open-source alternatieven. Commerciële tools vereisen geldige licentie en de fysieke ontwerpoutputs hangen af van de aangeleverde technologiebestanden.
