Door categorieën bladeren
Ontdekken
Fiverr Pro
Nederlands
$
USD
Ik ontwerp en verifieer jouw FPGA in SystemVerilog of HLS
Embedded Systems, FPGA en Software Engineer!
FPGA- en embedded-ingenieur, frontend-hardwaregericht. Ik ontwerp en verifieer Verilog/SystemVerilog en HLS-blokken, van kleine modules tot AXI-verbonden accelerators en complete SoC-systemen voor AM...
Over deze dienst
Nodig FPGA/digitale front-end‑ontwerp uit dat op echt hardware werkt, niet alleen code die compileert? Ik ontwerp en verifieer RTL (Verilog/SystemVerilog) of bouw HLS-ontwerpen die C omzetten naar efficiënte hardware, sneller.
WAT IK DOEN
RTL: FSMs, datapaths, FIFOs, geheugencontrolleren, AXI, DSP, crypto, geavanceerde processorarchitecturen (OoO, VLIW), etc. zijn slechts een paar voorbeelden
Verificatie: SystemVerilog testbenches met assertions, golfvormen en coverage‑resultaten
HLS: C/C++ naar RTL in Vitis HLS, afgestemd op throughput/area, ontwerptijd verkorten
Optimalisatie: synthese, timing closure, reductie van bronnen en vermogen
Fouten opsporen: mislukte simulaties, synthese‑fouten, timing‑schendingen
GEREEDSCHAPPIJ
Vivado, Vitis HLS, Quartus, ModelSim/Questa, Verilator, Python-scripting op AMD/Xilinx en Intel FPGAs
HOE HET WERKT
1. Je stuurt de specificatie, doel-FPGA en constraints
2. Ik bevestig de scope en planning
3. Ik lever in mijlpalen met updates
4. We itereren kosteloos totdat het ontwerp aan jouw specificaties voldoet, binnen de initiële eisen
5. Je ontvangt schone, commentaarloze broncode, testbench en simulatie-uitvoer in een goed gedocumenteerd bestand
Twijfel je of het past? Stuur me een bericht voordat je bestelt en ik vertel je eerlijk of ik kan helpen.
Platform:
FPGA
Veelgestelde vragen
Automatische vertaling
Kies ik RTL (Verilog/SystemVerilog) of HLS?
RTL geeft volledige controle over timing en gebied. HLS zet C/C++ sneller om in hardware, wat geschikt is voor algoritmeintense ontwerpen. Vertel me jouw doelen en ik raad de beste optie aan.
Blijven mijn code en ideeën vertrouwelijk?
Ja. Jouw specificaties, code en resultaten worden alleen voor jouw opdracht gebruikt en nooit gedeeld. Als jouw project gevoelig is, teken ik graag een NDA voordat je iets verstuurt.
Werk je met VHDL
Mijn focus ligt op Verilog/SystemVerilog en HLS, maar ik ontwerp ook in VHDL. Als jouw project op VHDL gebaseerd is, stuur me eerst de details zodat we kunnen controleren of ik de juiste keuze ben voordat je bestelt.
Mijn project is groter dan de pakketten. Wat nu?
Stuur me je wensen en ik maak een maatwerkofferte met een vaste prijs en levertijd die overeenkomt met de echte scope, zodat er geen verrassingen zijn halverwege het project. Pakketten zijn alleen ter referentie!
