Door categorieën bladeren
Ontdekken
Fiverr Pro
Nederlands
$
USD
Ik schrijf en debug verilog en systemverilog code
Ik ben een ervaren RTL Verification Engineer met een sterke focus op debugging, regressietests en test case creatie. Mijn expertise ligt in het verifiëren van digitale ontwerpen en het waarborgen van ...
Over deze dienst
Ik ben een Design Verification Engineer met ervaring in Verilog en SystemVerilog. Ik kan je helpen met RTL-codering, Verilog/SystemVerilog debugging, testbench ontwikkeling, simulatie en basis functionele verificatie.
Ik schrijf schone en synthesiseerbare RTL-code op basis van jouw wensen en help bij het identificeren en oplossen van coding- of simulatieproblemen. Ik kan ook basis verificatieomgevingen en SystemVerilog assertions ontwikkelen om RTL-gedrag te controleren.
Ik werk aan digitale ontwerpmodules, basis RTL-ontwerpen, simulatieproblemen, debugging en verificatietaken. Ik begrijp eerst jouw wensen en bied daarna een duidelijke en betrouwbare oplossing.
Deel alsjeblieft je projectvereisten, specificaties, bestaande RTL/testbench code, verwachte functionaliteit, inputs, outputs, clock/reset details en eventuele foutmeldingen voordat je een bestelling plaatst. Dit helpt me jouw project goed te begrijpen en de juiste oplossing te leveren.
Ik richt me op schone code, nauwkeurigheid, duidelijke communicatie en tijdige levering. De broncode wordt geleverd volgens het gekozen pakket.
Platform:
FPGA
Expertise:
Debuggen
•
SoC-optimalisatie
•
testing
•
Programmeren
Veelgestelde vragen
Automatische vertaling
Kun je Verilog en SystemVerilog code schrijven en debuggen?
Ja, ik schrijf en debug Verilog en SystemVerilog code op basis van jouw wensen. Ik help met RTL coding, testbench ontwikkeling, simulatieproblemen, basis verificatie en debugging. Deel je wensen en bestaande code om te beginnen.
Kun je helpen met RTL-verificatie en simulatie?
Ja, ik kan helpen met basis RTL-verificatie, simulatie, debugging, testbench-ontwikkeling en SystemVerilog assertions.
Bied je de broncode aan na het voltooien van het werk?
Ja, broncode wordt geleverd volgens het geselecteerde pakket. Ik lever schone en georganiseerde Verilog of SystemVerilog code.
Kun je simulatie- of coderingsfouten oplossen?
Ja, ik help bij het identificeren en oplossen van Verilog/SystemVerilog coderingsfouten, simulatieproblemen en basis RTL-problemen.
Kun je een basis testbench ontwikkelen?
Ja, ik ontwikkel basis Verilog/SystemVerilog testbenches voor simulatie en functionele verificatie.
