Ik schrijf een cocotb python testbench om je rtl te verifiëren

Ik schrijf Python-gebaseerde testbenches met cocotb voor jouw Verilog-, SystemVerilog- of VHDL-ontwerpen. Het draait op gratis, open-source simulators zoals Verilator, zodat je geen tools hoeft te kopen. Wat je krijgt: - cocotb-tests met drivers, monitors en een scoreboard - controleren tegen een Python-referentiemodel - willekeurige en gerichte testgevallen - een Makefile zodat je alles met één commando kunt opnieuw uitvoeren Met deze aanpak verifieer ik ook aangepaste DSP- en RISC-V-vector datapaths op het werk. Stuur jouw RTL en een korte beschrijving van het verwachte gedrag.