Ik ontwerp en debug asic rtl met verilog en systemverilog

Sommige informatie is automatisch vertaald.
Mohamed H

Egypte

Ik spreek Arabisch, Engels

Elektronica en communicatie ingenieur

Ik ben een Electronics and Communications Engineer, vierde in mijn klas, met expertise in ASIC Physical Design en Digital IC Design. Ik heb praktische ervaring in RTL-to-GDSII implementatie met Synops...
Lees meer
Over deze dienst

Ik ontwerp, debug en verifieer Verilog/SystemVerilog RTL-modules met testbenches en simulatieanalyse, en lever schone en syntheseerbare code op basis van jouw wensen.

design and debug asic rtl using verilog and systemverilog
Volledig scherm
design and debug asic rtl using verilog and systemverilog

Mijn portfolio

Gerelateerde tags