Ik doe projecten op het gebied van system verilog, vhdl, dld, verilog, riscv

Het primaire pakket biedt SystemVerilog codering en verificatie voor basis combinatorische schakelingen zoals logische poorten, multiplexers en encoders. Ideaal voor wie snelle, efficiënte ontwerpen nodig heeft zonder geheugen of sequentiële elementen.

Het secundaire pakket behandelt SystemVerilog codering en verificatie voor sequentiële schakelingen zoals flip-flops, tellers en eindige toestaatsmachines (FSM's). Geschikt voor projecten met tijdsafhankelijke processen of geheugen elementen, met uitgebreide tests om correcte werking te garanderen.

Het premium pakket is voor geavanceerde projecten gericht op het ontwerpen en verifiëren van processors of aangepaste cores. Het omvat complexe modules, integratie van combinatorische en sequentiële elementen, en geavanceerde verificatie, zodat het ontwerp klaar is voor FPGA-implementatie.