Ik ontwerp aangepaste fpga-logica, dsp-algoritmes en verilog rtl

Ja, absoluut. Ik begrijp dat architectuurontwerpen, propriëtaire neural network-modellen en DSP-algoritmes zeer gevoelig intellectueel eigendom zijn. Ik ben volledig bereid om een NDA te ondertekenen voordat je je projectgegevens deelt.

Voor de beste resultaten heb ik een duidelijk wiskundig model nodig (Python, MATLAB of Simulink), je doeltechnologieknoop of FPGA-familie, en je strikte PPA (Power, Performance, Area) of timing constraints.

Ik lever robuuste, zelfcontroleerde testbenches met alle Standard en Premium pakketten. Ik geloof niet in het leveren van RTL die niet grondig is geverifieerd via waveform debugging.

Voor enterprise ASIC flows gebruik ik industry-standard Cadence tools (Genus voor synthese, Innovus voor PnR). Voor FPGA-doelen bied ik volledige flows met Xilinx Vivado en Intel Quartus Prime. Ik ben ook zeer bedreven in het OpenLane open-source ecosysteem.

Ja. Als je huidige ontwerp niet aan timing constraints voldoet of te veel resources gebruikt, kan ik de datapad herstructureren, pipelining implementeren of bit-serial benaderingen toepassen om het te optimaliseren voor jouw specifieke siliconedoel.

Ik ben gespecialiseerd in synthese en fysieke ontwerp voor 90nm technologie bibliotheken en lager, en zorg voor realistische, productieklare gate-level netlists.