Door categorieën bladeren
Ontdekken
Fiverr Pro
Nederlands
$
USD
Ik implementeer DSP-algoritmes in verilog rtl
Digitale ontwerpingenieur en onderzoeker
Resultaatgerichte Electronics Engineer en VLSI-architect met een bewezen staat van dienst in RTL-microarchitectuur en volledige ontwikkelingscyclus van automobielsystemen. Combineert geavanceerd R&D i...
Over deze dienst
Senior DSP & Hardware Architect | 10 jaar expertise
Wiskunde is goedkoop in software, maar duur in hardware. Stop met het verspillen van FPGA resources aan opgeblazen IP-cores. Ik vertaal complexe Digital Signal Processing (DSP) algoritmes naar op maat gemaakte, high-speed fysieke siliconen.
Als een VLSI Architect op PhD-niveau met tien jaar ervaring, waaronder 5 jaar industriële ADAS-ontwikkeling bij TCS-EISI, ben ik gespecialiseerd in het vertalen van geavanceerde wiskundige modellen naar geoptimaliseerde RTL. Ik ontwerp op maat gemaakte pipelines die voldoen aan strikte Power, Performance en Area (PPA) eisen voor FPGA en ASIC doelen.
Vaardigheidsgebieden:
- Geavanceerde CORDIC: Efficiënte architecturen, inclusief SAM-CORDIC implementaties met vaste control units.
- Complexe filters: Ruimte- en frequentiedomein filters met bit-serial en som-van-drie-termen benaderingen voor Log-Gabor logica.
- High-speed datapaths: Op maat gemaakte MAC-eenheden, FFT-pipelines en matrixbewerkingen.
- Vertaling: Python/MATLAB algoritmes omzetten naar bit-accurate Verilog/SystemVerilog.
Waarom voor mij kiezen: Betrouwbaarheid uit de praktijk ondersteund door geavanceerd onderzoek.
NB: Stuur me een bericht met je wiskundig model voordat je bestelt!
#DSP #Verilog #FPGA #CORDIC #MATLAB
_bg2gh3.jpg)
Mijn portfolio
Veelgestelde vragen
Automatische vertaling
Onderteken je een NDA (Non-Disclosure Agreement)?
Ja, absoluut. Ik begrijp dat architectuurontwerpen, propriëtaire neural network-modellen en DSP-algoritmes zeer gevoelig intellectueel eigendom zijn. Ik ben volledig bereid om een NDA te ondertekenen voordat je je projectgegevens deelt.
Welke inputs heb je van mij nodig om een ontwerp te starten?
Voor de beste resultaten heb ik een duidelijk wiskundig model nodig (Python, MATLAB of Simulink), je doeltechnologieknoop of FPGA-familie, en je strikte PPA (Power, Performance, Area) of timing constraints.
Lever je de testbench, of alleen de RTL-code?
Ik lever robuuste, zelfcontroleerde testbenches met alle Standard en Premium pakketten. Ik geloof niet in het leveren van RTL die niet grondig is geverifieerd via waveform debugging.
Welke EDA-tools gebruik je voor synthese en fysieke ontwerp?
Voor enterprise ASIC flows gebruik ik industry-standard Cadence tools (Genus voor synthese, Innovus voor PnR). Voor FPGA-doelen bied ik volledige flows met Xilinx Vivado en Intel Quartus Prime. Ik ben ook zeer bedreven in het OpenLane open-source ecosysteem.
Kun je mijn bestaande RTL-code optimaliseren om aan timing te voldoen?
Ja. Als je huidige ontwerp niet aan timing constraints voldoet of te veel resources gebruikt, kan ik de datapad herstructureren, pipelining implementeren of bit-serial benaderingen toepassen om het te optimaliseren voor jouw specifieke siliconedoel.
Welke technologie knooppunten ondersteun je voor ASIC-synthese?
Ik ben gespecialiseerd in synthese en fysieke ontwerp voor 90nm technologie bibliotheken en lager, en zorg voor realistische, productieklare gate-level netlists.
