Ik ontwerp verilog rtl voor fpga, asic en vlsi projecten

Heb je syntheseerbare Verilog/SystemVerilog RTL nodig voor een FPGA- of ASIC-project?

Ik ben een PhD-onderzoeker in VLSI-architectuur met 5 jaar ervaring in de industrie, waar ik veiligheid kritische ADAS-hardware ontwikkelde bij TCS. Ik zet specificaties en algoritmes om in schone, modulaire, productieklare RTL die geoptimaliseerd is voor synthese, timing en area.

Alle RTL wordt vanaf nul geschreven en geleverd met duidelijke documentatie, verificatieondersteuning en modulaire coderingspraktijken.

️ Veelvoorkomende projecten & interfaces:

• Protocollen: UART, SPI, I2C, I2S
• Interconnects: AXI4, AHB interfaces
• Besturingslogica: Aangepaste FSMs
• DSP: Filters (Gabor, FIR), Signaalverwerking
• Hardware AI: Neural Network Accelerators, CORDIC

️ Kernexpertise:

• RTL-ontwerp: Verilog & SystemVerilog
• FPGA: Xilinx Vivado (Zynq/Artix), Intel Quartus
• ASIC-stroom: Syntheseerbare RTL gericht op strikte timing-aware ontwerp
• Verificatie: Zelfcontroleerde testbenches & waveform debugging (ModelSim/XSim)

Leveringen:

• Syntheseerbare broncode
• Testbench & simulatie resultaten
• Microarchitectuur documentatie

Stuur me een bericht voordat je bestelt om de specificaties en doelapparaten te bespreken!