Het lijkt erop dat deze dienst tijdelijk niet beschikbaar is

Ik ontwikkel en verifieer rtl-ontwerpen met verilog, systemverilog en uvm

Sommige informatie is automatisch vertaald.
Osama

Pakistan

Ik spreek Urdu, Pasjtoe, Engels
FPGA en RTL ontwerpingenieur met praktische ervaring in Xilinx Zynq RFSoCs, RISC-V processorontwerp en SystemVerilog-verificatie. Ik heb multicycle en pipelined processors vanaf nul opgebouwd, gewerkt...
Lees meer
Over deze dienst

Ben je op zoek naar een betrouwbare engineer om je RTL- en FPGA-projecten te ontwerpen, verifiëren of debuggen? Je bent op de juiste plek.

Ik ben gespecialiseerd in RTL-ontwerp en functionele verificatie met SystemVerilog en UVM. Met praktische ervaring uit de industrie en academisch onderzoek lever ik werk van productiekwaliteit, niet alleen code die simuleert.

Wat ik voor jou kan doen:

  • RTL-ontwerpen schrijven en verifiëren in Verilog / SystemVerilog
  • Gelaagde UVM-testbenches bouwen (driver, monitor, scoreboard, coverage)
  • SPI-, UART-, AXI- en Wishbone-interfaces verifiëren
  • FPGA-implementatie op Xilinx Vivado / Quartus
  • Tijdsanalyse, synthese en debugging
  • Simulatie met QuestaSim of Cadence Xcelium

Ik heb multicycle en pipelined RISC-V-processors ontworpen, SPI-kernen vergeleken met volledige UVM-omgevingen, en gewerkt met Xilinx Zynq RFSoCs in professionele RF-systemen. Ik ben momenteel een Research Affiliate aan GIST University in Zuid-Korea.

Heldere communicatie, op tijd leveren en nette gedocumenteerde code, dat is wat ik elke keer doe. Stuur me een bericht voordat je bestelt, zodat we je exacte wensen kunnen bespreken.

Lees meer
develop and verify rtl designs using verilog, systemverilog and uvm
Volledig scherm
develop and verify rtl designs using verilog, systemverilog and uvm

Gerelateerde tags