Ik voer rtl ontwerp en verificatie uit met verilog, systemverilog

Werk je aan een ASIC- of FPGA-project en heb je hulp nodig met RTL ontwerp of verificatie?

Je bent op de juiste plek!

Ik bied professioneel RTL ontwerp en testbench ontwikkeling met Verilog/SystemVerilog voor basis tot geavanceerde hardware modules. Of je nu student, onderzoeker of engineer bent, ik help je je ontwerp te simuleren, te verifiëren en klaar te maken.

Basis RTL ontwerp & testbench

• Eenvoudige RTL module (1-laags logica)
• Basis testbench structuur
• Input stimulus & monitoring
• Waveform output
• Verilog/SystemVerilog
• Tot 1 module

Standaard en Premium

Multi-level RTL ontwerp & testbench

• Hiërarchisch/multi-level ontwerp
• Compleet testbench structuur
• Input/output stimulus & checks
• Waveform generatie en observaties
• Ontwerpstructuur met schone code en modulariteit
• Basis assertions inbegrepen