Ik maak rtl design, debug en documentatie volgens de vereisten

Met 5 jaar praktische ervaring in VLSI-ontwerp help ik klanten ideeën om te zetten in complete, werkende digitale ontwerpen die volledig vanaf nul worden opgebouwd, met volledige ondersteuning tijdens debug en levering. Of je nu een ruwe schets, een specificatielijst of gewoon een probleem hebt dat opgelost moet worden, ik begin vanaf nul en bouw precies wat jouw project vereist, volgens industrienormen voor ontwerppraktijken.

Wat ik lever:

RTL-code (Verilog/SystemVerilog), geschreven op een nette en syntheseerbare manier vanaf de basis. Blokdiagrammen die duidelijk de architectuur en datastroom van je ontwerp weergeven. Synthesis netlist, gegenereerd en gecontroleerd op timing- en area-eisen. Complete documentatie met ontwerp specificaties, module functionaliteit en verificatieresultaten.

Wat is inbegrepen:

Volledig ontwerp vanaf nul, geen shortcuts, geen gerecyclede sjablonen. Debug-ondersteuning gedurende het hele project als iets niet werkt zoals verwacht, ik duik erin en los het samen met jou op, in plaats van alleen code door te geven en te verdwijnen. Duidelijke communicatie en regelmatige updates bij elke mijlpaal. Uitleg over ontwerpkeuzes.