Ik ontwerp synthesiseerbare rtl en systemverilog uvm testbench

Ik ben een digital design en verification engineer met meer dan 3 jaar praktische ervaring met ASIC en FPGA. Het grootste deel van mijn dag bestaat uit SystemVerilog, en ik gebruik Python en C++ voor reference models, scripts en check tools.

Wat ik kan helpen:

- SystemVerilog rtl ontwerp en zelfcontrole tests

- Verifiëren van bus interfaces, vooral AXI4

- Processor en RISC-V verificatie met behulp van open-source test suites

- RTL ontwerp en opschoning, inclusief lint fixes

- Python modellen om gedrag te controleren voordat je naar RTL gaat

- Makefile flows en bestandslijsten voor simulatie

Tools: Synopsys VCS, Cadence Xcelium, Xilinx Vivado en MATLAB/Simulink wanneer een model nodig is.

Hoe ik werk: stuur me je specificaties en RTL voordat je bestelt. Ik lees ze door en vertel je wat ik realistisch kan leveren en hoe lang het duurt. Leveringen omvatten rtl ontwerp, testbench, run scripts, ontwerp documentatie en een korte notitie over wat getest is en wat niet.