Ik ontwerp en debug verilog rtl voor fpga projecten

Sommige informatie is automatisch vertaald.

India

Ik spreek Tamil, Engels, Malayalam

VLSI ontwerp engineer

Ik ben een aspirant VLSI Design Engineer met een sterke basis in Digitale Logica, Verilog HDL, VHDL en FPGA-prototyping. Ik heb praktische ervaring met AMBA-protocollen, IP-integratie, HLS en hardware...

Lees meer

Over deze dienst

Ik ontwerp Verilog RTL, FPGA-modules en digitale logische schakelingen

Heb je hulp nodig met Verilog HDL, RTL-ontwerp, FPGA-projecten of digitale logicasimulatie? Ik kan je helpen bij het ontwikkelen van schone en syntheseerbare Verilog/SystemVerilog-ontwerpen op basis van jouw wensen.

Wat ik kan leveren:

Verilog/SystemVerilog RTL-ontwerp
Combinatorische en sequentiële logica
FSM-ontwerp
Tellers, registers, shift registers en multiplexers
UART en basis communicatiemodules
Digitale logica modules
Testbench ontwikkeling
Functionele simulatie en waveform verificatie
RTL-debugging en correcties
Basis FPGA-gerichte ontwerpen
Broncode en documentatie

Tools waarmee ik kan werken:

Xilinx Vivado
Intel Quartus Prime
ModelSim
Verilog HDL
SystemVerilog

Wat je ontvangt:

Syntheseerbare RTL-broncode
Testbench waar nodig
Simulatie resultaten/waveforms
Duidelijke en gestructureerde code
Documentatie volgens het gekozen pakket

Neem contact met mij op voordat je bestelt als je project specifieke eisen heeft of meerdere modules bevat. Zo kan ik de scope beter begrijpen en het juiste pakket kiezen.

Laten we jouw RTL-ontwerp bouwen en verifiëren!

Lees meer