Ik voer foutopsporing uit op je fpga-ontwerp, los timing en vivado build problemen op
Ingenieur voor ingebedde systemen, FPGA-ontwerpingenieur
Over deze dienst
Als je FPGA-ontwerp vastloopt, kan ik het probleem vinden en oplossen. Veel voorkomende gevallen: timing die niet sluit, een AXI-transactie die vastloopt, een ontwerp dat in simulatie werkt maar niet op hardware, of af en toe data corruptie.
Ik werk aan timing violations en timing closure (constraints, floorplanning, pipelining), AXI/DDR/DMA en data-path bugs, clocking en reset problemen, clock-domain crossing, Vivado build en implementatiefouten, en latency- of throughput-optimisatie.
Stuur me je project, of gewoon de relevante bestanden, met een duidelijke beschrijving van het symptoom. Bij Basic diagnoseer ik het probleem en vertel ik je precies wat er mis is en hoe je het kunt oplossen. Bij Standard en Premium los ik het op en verifieer ik de oplossing.
Ik heb 7 jaar ervaring met het debuggen van high-speed FPGA-systemen in productie, inclusief PCIe, 100/400G Ethernet, DDR en RFSoC. Stuur me het symptoom voordat je bestelt, zodat ik je naar de juiste tier kan verwijzen.
Platform:
FPGA
