Door categorieën bladeren
Ontdekken
Fiverr Pro
Nederlands
$
USD
Ik ontwerp, los problemen op en documenteer verilog rtl en digitale logica
Technisch schrijver, Verilog, VHDL, Digitale Logica, Full Stack, IT-netwerken opzetten
Ik vertaal complexe engineering, software en IT-architectuur naar nauwkeurige uitvoering en stakeholder-klare documentatie.
Technisch schrijven
-Formuleren van SOPs, systeemhandleidingen, whitepapers...
Over deze dienst
Ik engineer, debug en documenteer nauwkeurige digitale logica en aangepaste microarchitecturen. Of je nu een systematische review nodig hebt van een falende module, een IEEE-standaard technisch voorstel voor goedkeuring door stakeholders, of een volledige hardware-architectuur vanaf nul, ik bied exacte, syntheseerbare oplossingen.
Mijn kern engineering vaardigheden:
- Aangepaste RTL-ontwikkeling en logica ontwerp (Verilog)
- Hardware versnellingsunits, inclusief matrixvermenigvuldigingsunits
- Integratie van instructiesetarchitectuur (RISC-V / RV32I)
- Ontwerp van complexe toestandsmachines en datapad optimalisatie
- Nauwkeurige IEEE-formaat technische documentatie en academische rapportages
Hoe mijn service tiers werken:
- Basic ($5): Live discussie en systematische code-analyse om logicafouten of syntaxfouten in je bestaande HDL-code te vinden.
- Standard ($15): Vertaling van je systeemarchitectuur en ontwerpparameters naar een professionele, audit-klare IEEE-standaard technisch voorstel.
- Premium ($50): Levering van een volledig gecodeerde, functioneel geverifieerde Verilog-module klaar voor directe simulatie.
- FPGA Synthesis Extra (+$75): Ik syntheseer je Verilog-module, pas fysieke hardware constraints toe en garandeer live, werkende functionaliteit op je doelplatform.
Type document:
Documentatie
•
Standaard werkprocedures
Branche:
Engineering
Taal:
Engels
Voorkeur voor een leveringsstijl
Laat het de freelancer weten als je voorkeuren voor of zorgen hebt over het gebruik van AI-tools voor het voltooien en/of leveren van je bestelling.
Mijn portfolio
Veelgestelde vragen
Automatische vertaling
Wat is precies inbegrepen in de $5 Basic Troubleshooting tier?
Deze tier omvat een systematische review van je bestaande Verilog-code om syntaxfouten, logicafouten of falende testbenches te identificeren. Het is een advies- en debugservice. Het omvat niet het schrijven van nieuwe RTL-modules vanaf nul of fysieke FPGA-synthese.
Welke informatie moet ik aanleveren voor het $15 IEEE Technisch Voorstel?
Je moet de kern technische parameters, projectdoelstellingen en eventuele bestaande blokdiagrammen of ruwe data aanleveren. Ik formatteer, schrijf en verfijn deze informatie tot een professioneel, audit-klaar IEEE-standaard document. Ik verzin geen onderliggende engineering data voor jou.
Is de $50 Premium Tier inclusief een testbench?
Ja. De volledige Verilog-module levering omvat het kern RTL-ontwerp en een bijbehorende testbench om gedragsmatige simulatie te verifiëren. Fysieke implementatie op een bord en timinganalyse zijn een aparte add-on.
Welke software-omgevingen ondersteunt u voor de $75 FPGA Synthesis Extra?
Ik gebruik standaard industriële toolchains zoals Xilinx Vivado en Intel Quartus. Als je synthese nodig hebt voor een zeer specifiek of propriëtair FPGA-bord, moet je me vooraf berichten om hardwarecompatibiliteit en constraint-bestanden (XDC/SDC) te bevestigen.
Zet je mijn live universiteitsexamen of academische test af?
Nee. Ik bied professionele B2B engineeringconsultancy, offline RTL-modulegeneratie en technische documentatie. Ik neem niet deel aan live academische overtredingen of realtime examenuitvoering.
