Door categorieën bladeren
Ontdekken
Fiverr Pro
Nederlands
$
USD
Ik schrijf Verilog of SystemVerilog RTL met testbench en simulatie
Joel James
Over deze dienst
Automatische vertaling
Heb je werkende Verilog of SystemVerilog nodig zonder de hoofdpijn van debugging? Ik schrijf schone, syntheseerbare RTL en verifieer het met een zelfcontrole testbench voordat ik het lever.
Wat je krijgt:
- RTL-module(s) volgens jouw specificatie: FSMs, tellers, shift registers, FIFOs, UART / SPI / I2C controllers, ALUs, eenvoudige pipelines
- Een zelfcontrole testbench die PASS of FAIL meldt
- Simulatie waveforms (.vcd) die je kunt openen in GTKWave
- Commentaar bij de code en een korte README met de poortlijst en timingnotities
Simulatie wordt gedaan met Icarus Verilog en GTKWave. Vertel me je target FPGA of tool flow en ik schrijf de code die daarbij past, en ik vertel duidelijk wat ik heb geverifieerd in de simulatie en wat ik niet op hardware heb getest.
Ik kan ook bestaande code debuggen, simulatieverschillen oplossen of een specificatie of blokdiagram omzetten in RTL. Voeg bij je bericht de specificatie, de interface-signalen en eventuele timingvereisten toe.
Ik ontwerp en leg uit voor leerdoeleinden en echte projecten. Ik neem geen graded examens aan.
Maak kennis met Joel James
Joel James
Python, Embedded C and Verilog developer for hire
- Afkomstig uitIndia
- Lid sindssep 2025
- Laatste levering6 maanden
Talen
Engels
Hi, I'm Joel — an Electronics & CS engineering student with hands-on experience in Python automation, embedded systems, and FPGA/Verilog design.
I've built web scrapers, data processing scripts, Arduino and ESP32 IoT projects, and Verilog modules for real hardware targets. I know what it's like to be a student working on tight deadlines — so I keep my communication clear and my deliverables clean.
Whether you need a Python script that saves you hours, an embedded project done right, or Verilog code that actually synthesizes — I've got you covered.
Let's build something.
Automatische vertaling
Veelgestelde vragen
Automatische vertaling
Welke informatie heb je nodig om aan de slag te gaan?
Beschrijf gewoon de module die je nodig hebt: inputs, outputs en wat het moet doen. Een blokdiagram of waarheidstabel helpt, maar is niet verplicht. Als je een doel-FPGA-bord of toolflow hebt, noem dat dan ook.
Synthetiseert de code op mijn FPGA-bord?
Ja, ik schrijf synthesizable RTL en volg de standaard codeerpraktijken voor FPGA-flows. Vertel me welk bord en welke tool je gebruikt (Vivado, Quartus, etc.) en ik schrijf de code die daarbij past. Ik verifieer alles in simulatie met een zelfcontrole testbench, en ik vertel je eerlijk als iets niet goed is doorgevoerd.
Kun je helpen bestaande Verilog code te verbeteren of te fixen?
Ja. Stuur me je code en beschrijf het probleem, zoals een mismatch in simulatie, een latch-waarschuwing of een timingprobleem. Ik kan debuggen, optimaliseren of nieuwe functionaliteit toevoegen aan bestaande ontwerpen. Stuur me eerst een bericht en ik geef je een offerte.
Lever je simulatie resultaten of waveforms aan?
Ja. Elk pakket bevat een zelfcontrole testbench die PASS of FAIL aangeeft. Standaard en Premium bevatten ook het waveform-bestand (.vcd), dat je kunt openen in GTKWave, zodat je het ontwerp kunt verifiëren voordat je het op hardware implementeert.
