Ik ontwerp en verifieer fpga rtl-modules in verilog of vhdl

Sommige informatie is automatisch vertaald.
Alex

Verenigd Koninkrijk

Ik spreek Engels

FPGA engineer

FPGA Design Engineer die zich specialiseert in digitaal ontwerp en embedded systemen. Ik heb expertise in VHDL/Verilog ontwikkeling, Xilinx en Microchip FPGAs, AXI, DDR, beeldverwerking en high-speed ...
Lees meer
Over deze dienst

Ik ben een FPGA-ontwerper met productie-ervaring in Verilog en VHDL

op Xilinx (Vivado/Vitis), Microchip (Libero, PolarFire) apparaten en Altera (Quartus).


<p-WAT JE KRIJGT

- Syntheseerbare RTL: schone, commentaar gevulde, lint-vrije code

- Een zelfcontrole testbench en simulatiegolven die bewijzen dat het werkt

- Synthese- en timingrapporten, niet alleen een zip-bestand met bronbestanden

- Een korte ontwerpnote waarin architectuur, interfaces en aannames worden uitgelegd


TYPISCHE WERKZAAMHEDEN

- AXI4 / AXI-Lite / AXI-Stream peripherals, bruggen en DMA-paden

- Beeld- en videoverwerkingspipelines

- DSP-blokken: filters, CIC, FFT-front-ends

- DDR- en high-speed interface-integratie

- Clock domain crossing en timing afsluiting


GEREEDSCHAPPEN

Vivado, Vitis, Libero SoC, Quartus, ModelSim/QuestaSim, enz.


HOE HET WERKT

Je krijgt voortgangsupdates bij afgesproken checkpoints en simulatiebewijzen

voor de levering, zodat er geen verrassingen zijn aan het einde.


Weet je niet zeker hoe je je project moet afbakenen? Stuur me je specificaties, blokdiagram of

datasheet. Ik vertel je eerlijk of het past, wat het kost

en hoe lang het duurt, voordat je iets bestelt.

Lees meer
design and verify fpga rtl modules in verilog or vhdl
Volledig scherm
design and verify fpga rtl modules in verilog or vhdl
Volledig scherm
design and verify fpga rtl modules in verilog or vhdldesign and verify fpga rtl modules in verilog or vhdl

Platform:

FPGA

Expertise:

Firmware development

•

Debuggen

•

SoC-optimalisatie

+7 meer

Gerelateerde tags