Ik ontwerp, simuleer en debug FPGA-systemen in verilog en VHDL

Hoi, ik ben Rana, een student Elektrotechniek gespecialiseerd in Embedded Systems en Digital Design, met praktische ervaring in Verilog, VHDL en FPGA-gebaseerd digitaal logica ontwerp.

**IK BIED:**

- Verilog & VHDL codering / RTL ontwerp

- Digitaal logica ontwerp en simulatie (combinatorische & sequentiële schakelingen)

- Finite State Machine (FSM) ontwerp

- Testbench ontwikkeling en simulatie verificatie

- Geavanceerde verificatie met cocotb en pyuvm (Python-gebaseerde UVM)

- Debugging en optimalisatie van bestaande Verilog/VHDL code

**HOE IK WERK:**

Ik begin met het begrijpen van jouw wensen, daarna schrijf ik schone, goed commentaar gevulde, synthese-klare code. Elke module wordt gesimuleerd en geverifieerd met een juiste testbench voordat ik het oplever, zodat je een werkend, getest ontwerp krijgt en niet alleen broncode.

**GEREEDSCHAPPEN DIE IK gebruik:**

ModelSim, GTKWave, Icarus Verilog, Xilinx Vivado, Intel Quartus, cocotb, pyuvm

**WAT JE KRIJGT:**

- Broncode

- Testbench

- Simulatie resultaten / waveforms

- Documentatie

**WAAROM KIEZEN VOOR MIJ:**

- Duidelijke communicatie en snelle reacties

- Schone, goed gestructureerde code met commentaar

- Moderne verificatiemethoden (cocotb/pyuvm) naast traditionele testbenches

- Opdrachten, coursework en prof