Ik ontwikkel een systemverilog uvm testbench voor je rtl ontwerp

Sommige informatie is automatisch vertaald.
Vasu A

India

Ik spreek Engels

Design Verification engineer

Ik ben een Design Verification Engineer met uitgebreide ervaring in SoC- en IP-niveau verificatie met SystemVerilog en UVM. Ik specialiseer me in AMBA-protocollen, functionele coverage en SVA-assertie...
Lees meer
Over deze dienst

Ik help je bij het verifiëren van je Verilog/SystemVerilog RTL ontwerp met een gestructureerde SystemVerilog UVM testbench.

Ik kan verificatieomgevingen ontwikkelen of verbeteren voor IPs en modules met behulp van herbruikbare UVM-componenten zoals:

  • Sequenties en transactieklassen
  • Drivers, monitors en agents
  • Scoreboards en referentiemodellen
  • Gekonstrainde willekeurige en gerichte testcases
  • SystemVerilog Assertions (SVA)
  • Functionele coverage en coverage rapporten
  • Debug-ondersteuning voor simulatiefouten en mismatches

Ik kan ondersteuning bieden voor gangbare protocollen zoals AXI, AXI-Lite, APB, AHB, AXI-Stream, I2C en aangepaste RTL-interfaces.

Deel je RTL-bestanden, interface/protocol details, verwachte gedrag, simulator/tool voorkeur en eventuele bestaande testbench code voordat je een bestelling plaatst. Voor complexe IPs, multi-interface ontwerpen of SoC-level verificatie, neem eerst contact met mij op voor een aangepaste aanbieding.

Lees meer
develop a systemverilog uvm testbench for your rtl design
Volledig scherm
develop a systemverilog uvm testbench for your rtl design

Platform:

FPGA

Expertise:

SoC-optimalisatie

•

Microcontrollers

•

Robotics

Gerelateerde tags