Ik verilog systemverilog rtl fpga en asic ontwerp

Sommige informatie is automatisch vertaald.

India

Ik spreek Engels, Hindi, Kannada, Malayalam

VLSI en FPGA Engineer: RTL tot GDS, RTL ontwerp, DSP, RISCV

Ik ben een IIT M.Tech afgestudeerde in VLSI met meer dan 10 jaar ervaring in VLSI ontwerp, FPGA ontwikkeling, RTL implementatie en halfgeleider workflows. Bedreven in Verilog/SystemVerilog, FPGA, DSP,...
Over deze dienst

Hulp nodig bij Verilog, SystemVerilog, FPGA of RTL ontwerp projecten?


Ik bied ondersteuning voor RTL codering, FPGA implementatie, simulatie, debugging, waveform analyse, DSP architecturen, AI/ML/DL versnellingsapparaten, RISC V projecten en ASIC gerelateerde workflows. Diensten omvatten Verilog/SystemVerilog ontwikkeling, FPGA ontwerp met Xilinx tools, architectuurbegrip, technische documentatie en implementatie begeleiding.


Ik focus op schoon RTL ontwerp, praktische engineering workflow en duidelijke technische communicatie. Neem contact op voordat je een bestelling plaatst voor complexe of onderzoek gerichte projecten.

Platform:

FPGA

Sensoren:

Overige

Expertise:

SoC-optimalisatie

Signal processing

Overige