Ik schrijf VHDL Verilog RTL code met testbench en Vivado simulatie

Sommige informatie is automatisch vertaald.

Pakistan

Ik spreek Urdu, Engels

FPGA ontwerp VHDL Verilog MATLAB en Python

Ik ontwerp en verifieer digitale hardware — RTL in VHDL en Verilog, met testbenches die bewijzen dat het ontwerp echt werkt. Mijn werk omvat combinatorische en sequentiële logica, eindige toestaatsma...
Over deze dienst

Ik doe RTL ontwerp en verificatie in VHDL en Verilog, goed getest.


De meeste mensen kunnen code schrijven die compileert. Ik schrijf code die schoon, syntheseerbaar is en wordt geleverd met een testbench die daadwerkelijk bewijst dat het werkt.


WAT JE KRIJGT

- Goed gecommentarieerde, syntheseerbare RTL (VHDL of Verilog naar keuze)

- Een werkende testbench met echte testgevallen

- Simulatie waveform screenshots

- Bronbestanden die je zelf kunt openen en uitvoeren


WAT IK BOUW

- Combinatorische en sequentiële logica: adders, ALU's, vermenigvuldigers, vergelijkers

- Eindige toestaatsmachines: controllers, sequentiedetectors, protocolhandlers

- Tellers, shifters, registerbestanden, geheugensecties

- UART / SPI / I2C controllers

- Datapaths, pipelines, processor cores (RISC-V)

- Testbenches en verificatie voor bestaande code


GEREEDSCHAPPEN

Vivado (primair), GHDL, ModelSim. Vertel me welke jij gebruikt en ik zorg dat het werkt.


RECENTE WERK

Een 5-staps pipelined RISC-V processor in VHDL met 1-bit, 2-bit en 3-bit branch predictors, volledige forwarding, stall en flush logica, gevalideerd tegen een Python referentiemodel.


Stuur me je specificaties voordat je bestelt. Ik vertel je eerlijk of ik het kan doen en welk pakket het beste past.

Platform:

FPGA

Expertise:

Microcontrollers

Programmeren

Signal processing

Gerelateerde tags