Ik maak maatwerk rtl design en systemverilog verificatie

High-Performance FPGA-ontwerp & AI-versnelling

Heb je moeite met hoge latency in je AI-modellen? Of loop je tegen timing closure problemen aan in je huidige RTL? Ik ben gespecialiseerd in het omzetten van complexe algoritmes naar geoptimaliseerde hardware-architecturen.

Wat ik aanbied:

• Op maat gemaakte RTL-ontwerpen: Schone, syntheseerbare Verilog/SystemVerilog, afgestemd op Xilinx (Vivado/ISE) of Intel (Quartus).
• AI/ML op edge: Ik specialiseer me in hardware accelerators voor CNNs, YOLO en DSP-algoritmes, geoptimaliseerd voor zowel doorvoer als resourcegebruik (LUTs/DSPs).
• Verificatie: Robuuste testbenches met zelfcontrolemechanismen om "First-Time-Right" hardware te garanderen.
• AXI-interfacing: Expertise in AXI4, AXI-Lite en AXI-Stream voor naadloze SoC-integratie (Zynq/UltraScale+).

Tools die ik gebruik:

• Xilinx Vivado / ISE / Vitis
• ModelSim / QuestaSim
• MATLAB/Simulink

Leveringen:

1. Volledig gecommentarieerde RTL-broncode.
2. Testbench & simulatiegolven.
3. Resourcegebruik & timingrapporten.
4. (Optioneel) Python/C++-drivers voor hardwaretesten.

Neem contact met me op voordat je een bestelling plaatst om je architectuur en beperkingen te bespreken!