Ik voer foutopsporing, oplossen en verificatie uit voor je verilog vhdl systemverilog fpga rtl ontwerp

Sommige informatie is automatisch vertaald.
Zeerak

Pakistan

Ik spreek Engels, Urdu, Pasjtoe, Hindi

2 bestellingen voltooid

FPGA en RTL ontwerp engineer, Verilog VHDL SystemVerilog Vivado

FPGA & RTL Design Engineer | 4+ jaar | Verilog, VHDL, SystemVerilog, Vivado Ik ontwerp, verifieer en debug betrouwbare digitale systemen voor startups, onderzoekers en ingenieurs over de hele wereld....
Lees meer
Over deze dienst

Is jouw Verilog, VHDL of SystemVerilog FPGA ontwerp niet goed in simulatie of hardware? Laat me het debuggen, oplossen en verifiëren.


Ik ben een Hardware Design Engineer met meer dan 4 jaar ervaring in de industrie in RTL-ontwerp, FPGA-verificatie en digitale debugging. Ik heb getest ontwerpen geleverd bij SWARM (defensie, RF), ERAYS Technologies en het National Institute of Electronics.


Ik zal:

Huidige Verilog, VHDL, SystemVerilog code debuggen en oplossen

Timingproblemen, simulatieverschillen en synthese fouten opsporen

SystemVerilog en UVM testbenches schrijven

Verifiëren op ModelSim, QuestaSim, Vivado XSim, Icarus

Implementeren en opstarten op Vivado, Quartus, Xilinx ISE, Vitis HLS

Oplossen van AXI, I2C, SPI, UART en Zynq SoC integratieproblemen

Timing, vermogen en gebied verbeteren

Synthesiseerbare RTL leveren met duidelijke rapporten


Hardware getest: Nexys A7, Basys 3, Zybo, ZedBoard, ZC706, DE10-Lite.

Tools: Vivado, Quartus, ModelSim, QuestaSim, Vitis HLS, ChipScope, ILA, TCL, Git, PetaLinux.


Wat je krijgt:

Werkende bitstream of gerepareerde RTL

Gedocumenteerde wijzigingen en een fix rapport

Gratis pre-order consultatie


Stuur me een bericht voordat je bestelt met je code of probleem.

Lees meer
debug fix and verify your verilog vhdl systemverilog fpga rtl design
Volledig scherm
debug fix and verify your verilog vhdl systemverilog fpga rtl design
Volledig scherm
Volledig scherm
debug fix and verify your verilog vhdl systemverilog fpga rtl designdebug fix and verify your verilog vhdl systemverilog fpga rtl designdebug fix and verify your verilog vhdl systemverilog fpga rtl design

Platform:

Qualcomm Snapdragon

Expertise:

Firmware development

•

Debuggen

•

Programmeren

Mijn portfolio

Gerelateerde tags