Ik zal systeemverilog-codering doen voor FPGA en ASIC

Hoi! Bedankt dat je mijn gig hebt bezocht.

Ik vertaal je ontwerp specificatie naar RTL met HDL Verilog/System Verilog om FPGAs te programmeren of ASIC te ontwerpen. Ik kan de functionaliteit van je Verilog code verifiëren, debuggen en coverage analyse uitvoeren, inclusief:

• Code (Block, Expressie, Toggle)
• FSM
• Functioneel

Ik kan het project ontwerpen met verschillende protocollen (bijvoorbeeld SPI) en kan op elk niveau ontwerpen, zoals ALU, Adders, Multipliers, Algoritmes, enzovoort. Mijn diensten omvatten:

• Block Schema
• RTL Ontwerp
• Verilog HDL/System Verilog
• Testbench
• Simulaties
• Verificatie
• FPGA
• Logic Synthesis
• Physical Design inclusief Layout
• Coverage Analyse
• SVA (System Verilog Assertions)
• Netlist Verificatie

Tools die ik gebruik:

• Xilinx Vivado
• Xilinx ISE
• Incisive/Xcelium/VCS
• Modelsim
• Genus
• Innovus
• Virtuoso
• Openlane
• Iverilog

Let op: Neem contact met mij op voordat je de bestelling plaatst als je project complex is, zodat we de ontwerp specificaties kunnen afstemmen en vastleggen voordat de bestelling wordt gedaan.