Door categorieën bladeren
Ontdekken
Fiverr Pro
Nederlands
$
USD
Ik ontwerp rtl, verilog, systemverilog modules voor fpga en asic digitale ontwerp
Over deze dienst
Heb je schone, syntheseerbare RTL nodig voor FPGA- of ASIC-projecten? Ik bied professionele RTL-ontwerpservices met Verilog, SystemVerilog en VHDL voor productieklare digitale systemen.
Inbegrepen diensten:
- RTL ontwerp & codering
- FPGA/ASIC digitale ontwerp
- FSM ontwerp
- UART, SPI, I2C, AXI interfaces
- Simulatie & testbench ontwikkeling
- Timing optimalisatie
- FPGA prototyping
- RTL debugging & code review
- Synthesis-Ready Verilog/SystemVerilog
Tools & platforms:
Vivado, Quartus, ModelSim, QuestaSim, Verilator
FPGA families:
Xilinx Artix-7, Spartan, Zynq, Intel/Altera Cyclone
Alle opleveringen bevatten gedocumenteerde RTL, simulatie waveforms, georganiseerde bronbestanden en geverifieerde codekwaliteit.
Ik werk met startups, studenten, onderzoekers en hardwarebedrijven die betrouwbare FPGA/ASIC RTL-oplossingen nodig hebben.
Stuur me een bericht voordat je bestelt met je project specificaties, FPGA-apparaat, interfaces en timingvereisten.
Keywords: RTL Design, Verilog, SystemVerilog, FPGA, ASIC, Digitale Ontwerp, FPGA Engineer
Platform:
FPGA
Veelgestelde vragen
Automatische vertaling
Kun je helpen met academische of universiteitsopdrachten?
Ja, ik kan helpen met academische taken voor leerdoeleinden.
Lever je gesimuleerde code die geverifieerd is, of alleen de RTL?
Alle pakketten bevatten minimaal een gerichte testbench en simulatie waveforms ter bevestiging. Standaard- en Premium-pakketten bevatten zelfcontrole testbenches met pass/fail-uitvoer, zodat de correctheid gegarandeerd is voordat je hardware gebruikt.
Ik heb een gedeeltelijk ontwerp dat debugging of optimalisatie nodig heeft — kun je helpen?
Ja. RTL debugging, oplossen van synthesis-problemen en timingoptimalisatie vallen binnen de scope. Deel je bestaande code en logs van synthesis/simulatie, en ik diagnoseer en los de problemen op. Stuur me eerst een bericht zodat ik de scope kan beoordelen.
Kun je aangepaste communicatieprotocollen implementeren naast UART/SPI/I2C?
Ja — inclusief AXI4, AXI4-Lite, AXI4-Stream, APB, AHB, PCIe (controllerlogica), Ethernet MAC-lagen en eigen protocollen. Beschrijf de protocolspecificatie en ik implementeer het correct.
Is de geleverde RTL synthesis-compatibel voor ASIC-flows, niet alleen FPGA?
Ja. Ik schrijf technologie-onafhankelijke RTL die FPGA-primitives vermijdt, tenzij expliciet gevraagd. Voor ASIC-doelen zorg ik dat er geen inferentie van latches plaatsvindt, dat resetstrategieën correct zijn en dat CDC (clock domain crossing) goed wordt afgehandeld — klaar voor downstream synthesis tools zoals Synopsys DC of Cadence Genus.
