Ik ontwerp een aangepaste uart, spi of i2c interface in verilog of systemverilog

Aangepast UART / SPI / I2C interface ontwerp in Verilog simulation-geverifieerde RTL

Heb je een betrouwbare communicatie-interface nodig voor je FPGA of digitale ontwerpproject? Ik ontwerp en verifieer protocolmodules in Verilog/SystemVerilog die bedoeld zijn om in echte hardware te werken, niet alleen goed te lijken in een snelle simulatie.

Elk module krijgt schone, gecommentarieerde RTL en een zelfcontroleerde testbench met bewijs van correcte werking voordat het wordt opgeleverd. Als je ontwerp meerdere klokdomeinen omvat, regel ik dat correct met gray-code pointers en synchronizers, geen shortcuts die later problemen veroorzaken.

Recent werk:

Configureerbare baud UART met async FIFOs, geverifieerd via loopback en foutinjectietests, geen timingproblemen op echte FPGA-hardware

AXI-geïntegreerde hardwareversneller, geverifieerd tegen een onafhankelijke referentiemodel

Volledige CPU/systeemontwerp geverifieerd tegen een industrienorm testsuite

Ik kan repositories, waveforms en verificatieresultaten delen voordat je bestelt, zodat je precies weet wat je krijgt.

Geschikt voor:

• Een UART/SPI/I2C interface toevoegen aan een FPGA-ontwerp
• Een standalone, herbruikbare IP-blok
• Klokdomein-veilige FIFO of buswerking
• Testbench schrijven voor je eigen RTL

Tools: Vivado, Quartus, ModelSim/Verilator, Py