Ik schrijf systemverilog, verilog testbenches en verifieer je rtl ontwerp

Heb je RTL dat echte verificatie nodig heeft, niet zomaar een snelle simulatiecontrole? Ik schrijf zelfcontroleerde testbenches en verificatieomgevingen in Verilog/SystemVerilog die bugs opsporen, niet alleen bevestigen dat de happy path werkt.

Hoe ik werk:

Testbenches vergelijken automatisch met verwachte resultaten, niet iets dat je met je ogen in een waveform viewer bekijkt. Voor rekenkundige of datapad-zware modules controleer ik het tegen een onafhankelijk referentiemodel (meestal Python) voor echte zekerheid dat de logica correct is.

Recente projecten:

CPU-kern geverifieerd tegen een industrieel standaard functioneel testpakket (alle opcode, adresseringsmodi, interrupts)

Hardware accelerator geverifieerd tegen een Python golden model 896/896 operaties matched

Interface/protocol modules getest met loopback en opzettelijke foutinjectie

Ik kan repositories en resultaten delen voordat je bestelt.

Geschikt voor:

• RTL dat een onafhankelijke testbench nodig heeft
• Coverage/edge-case testing bovenop basis tests
• Verificatie sanity-check voor synthese/tapeout
• Academische of persoonlijke projecten die echte strengheid vereisen

Tools: ModelSim/Questa, Verilator, Python, basis SVA/formal (SymbiYosys)

Weet je niet welke package past? Stuur je RTL en beoogd gedrag, ik help je graag met de scope.