Ik verifieer jouw digitale IP met SystemVerilog en UVM

Ben jij op zoek naar een ervaren Digital Verification Engineer om een robuuste, schaalbare en herbruikbare UVM (Universal Verification Methodology)-testbench voor jouw IP te ontwikkelen? Ik specialiseer me in het bouwen van complete verificatieomgevingen vanaf nul om 100% functionele- en code coverage te bereiken.

Wat ik voor jouw IP kan doen:

• Architectuur & Planning: Bekijk jouw ontwerpspecificaties en maak een uitgebreide verificatieplanning (vplan).
• Testbench-ontwikkeling: Bouw complete UVM-testbenches inclusief factory overrides, configuraties, omgevingen, agents, drivers, sequencers en monitors.
• Scoreboards & Predictors: Implementeer data-integriteits-scoreboards en gedragsmodellen om transactienauwkeurigheid te volgen.
• Assertions (SVA): Schrijf SystemVerilog-Assertions om protocolovertredingen bij de interfacegrens op te vangen.
• Coverage Driven Verification (CDV): Ontwerp functionele coverage-groepen (covergroups) en cross-coverage-doelen.
• Debugging: Analyseer golfvormen (FSDB/VCD) met tools zoals Verdi of Questa om RTL-fouten en constraint-problemen op te lossen.

Protocollen & Interfaces waarmee ik werk:

• Bus-protocollen: AMBA (AXI4, AXI-Lite, AHB, APB)
• Seriële interfaces: UART, SPI, I2C, I3C