Ik ontwerp en implementeer FPGA-project met Verilog en VHDL

Hallo,

Ik ben een FPGA en RTL Design Engineer met 3 jaar industriële ervaring in het bouwen en implementeren van complete digitale systemen op Xilinx en Altera platforms, waaronder Kintex UltraScale+, Nexys A7, ZedBoard en Spartan-6.

Wat ik voor jou ontwerp en lever:

RTL ontwerp en implementatie

• Verilog en VHDL module ontwerp
• Geparameteriseerde en herbruikbare architectuur
• Pipelining en timing optimalisatie
• Clock domain crossing en CDC-afhandeling
• Optimalisatie van resources
• Floating point snelle adders en vermenigvuldigers

Protocol en interface implementatie

• UART, SPI, MIPI CSI-2, PCIE
• AXI4 en AXI-Lite
• DMA-gebaseerde dataoverdracht

Verificatie en testen

• Testbench ontwikkeling
• Simulatiegolven en resultaten
• Python co-simulatie en validatie van golden model

FPGA-platforms waar ik op werk:

• Xilinx: Kintex UltraScale+, Nexys A7, ZedBoard, Spartan-6
• Altera: DE1-SoC
• Tools: Vivado, Quartus Prime, Xilinx ISE

Waarom met mij werken:

Tevredenheid van de klant staat bij mij voorop

• Schoon, gedocumenteerd en synthese klaar RTL
• Timing afsluiting gegarandeerd
• Revisies totdat je tevreden bent

Stuur me een bericht voordat je bestelt, zodat we je wensen kunnen bespreken en het beste plan voor je project kunnen bepalen