Door categorieën bladeren
Ontdekken
Fiverr Pro
Nederlands
$
USD
Ik ga ASIC-ontwerp, RTL-ontwikkeling, VHDL/Verilog-codering en FPGA-ontwikkeling verzorgen
ASIC-ontwerp RTL-verificatie Verilog en SystemVerilog engineer
Ik ben gespecialiseerd in ASIC-ontwerp, RTL-ontwikkeling, digitale logica ontwerp en hardwareverificatie voor halfgeleider- en embedded computing-projecten. Mijn diensten omvatten Verilog, SystemVeril...
Over deze dienst
ASIC-ontwerp, RTL-ontwikkeling, digitale logica ontwerp en hardwareverificatie expert voor jouw halfgeleider- of embedded computing-projecten. Ik lever production-ready Verilog, SystemVerilog en VHDL code die geoptimaliseerd is voor prestaties, area en vermogen.
MIJN DIENSTEN ZIJN:
- RTL-codeontwikkeling in Verilog, SystemVerilog en VHDL.
- Aangepaste digitale IP kernarchitectuur en -ontwerp.
- Finite State Machine (FSM) optimalisatie.
- FPGA-prototyping op AMD Xilinx en Intel Altera.
- RTL-simulatie met ModelSim, Questa en Xcelium.
- Functionele verificatie omgeving-ontwikkeling.
- UVM-testbench componentcreatie.
- SystemVerilog Assertions (SVA) schrijven.
- Synthesisondersteuning en netlistgeneratie.
- Timing-closure en oplossen van setup/hold-violaties.
- Bus-protocolintegratie voor AXI4, Avalon en APB.
- Peripheral controller-ontwerp voor SPI, I2C en UART.
- DSP-blok hardware-implementatie.
- Geheugeninterface-integratie voor FIFO en SRAM.
- Legacy-codeconversie tussen VHDL en Verilog.
Ondersteunde EDA-tools
- AMD Xilinx Vivado / Intel Quartus Prime
- Siemens ModelSim / Questa Sim
- Synopsys Design Compiler / Cadence Xcelium
Neem alstublieft contact op voordat je een opdracht plaatst
Type besturing:
PLC
•
SCADA
•
Overige
Programmeertaal:
C/C++
•
MATLAB
•
Python
•
Overige
Software:
Matlab
•
Overige
Veelgestelde vragen
Automatische vertaling
Welke input heb je nodig om mijn digitale ontwerpproject te starten?
Lever alsjeblieft jouw architectonische specificaties, blokdiagrammen, timingvereisten of functionele beschrijvingen. Voor FPGA-prototyping geef aan op welk bord of welk FPGA-onderdeel we werken.
Schrijf je schone, synthese-klare code?
Ja. Alle RTL-code in Verilog, VHDL of SystemVerilog volgt industriestandaarden en is volledig geoptimaliseerd voor gebied, vermogen en timing-closure.
Welke EDA-tools en IDEs ondersteun je?
Ik ondersteun AMD Xilinx Vivado, Intel Quartus Prime, Siemens ModelSim/Questa Sim, Synopsys Design Compiler en Cadence Xcelium.
Kun je een verificomgeving bouwen voor mijn bestaande RTL?
Ja. Ik ontwikkel robuuste functionele verificatieomgevingen met SystemVerilog Assertions (SVA) en gestructureerde UVM of zelf-controlerende testbenches.
Help je bij het oplossen van setup- en hold-timingafwijkingen?
Ja. Ik bied synthese-ondersteuning en timing-closure-diensten om routesnelheden te verbeteren, juiste constraints te zetten en te verzekeren dat jouw ontwerp draait op de doelklokfrequenties.
Kun je code converteren van VHDL naar Verilog of andersom?
Ja. Ik kan legacy-codebase-architecturen porteren tussen VHDL, Verilog en SystemVerilog terwijl functionele nauwkeurigheid behouden blijft.
